ZYNQ之FPGA学习----SPI协议驱动模块仿真实验

小灰灰 2023-09-23 19:02 65阅读 0赞

# 1 SPI通信协议简介 #

SPI通信协议基础知识学习：[硬件设计基础----通信协议SPI][----_SPI]

# 2 实验任务 #

设计SPI驱动模块，并进行仿真验证，观察仿真波形

# 3 实验设计 #

## 3.1 创建工程 ##

新建工程，操作如图所示：

![在这里插入图片描述][5c980b6d385f44e7a6c1dbfc27a04781.png_pic_center]

输入工程名和路径，如图：

![在这里插入图片描述][8b030598be4e434cbf0075e5f344ed38.png_pic_center]

选择创建RTL工程，如图：

![在这里插入图片描述][f9b509fcee4149b3b73792d24d4b42d2.png_pic_center]

直接点击Next：

![在这里插入图片描述][5ac6ed9d22354a25bb554216554ad63a.png_pic_center]

继续点击Next：

![在这里插入图片描述][9f00dda381364c8ea411138c5a6f6562.png_pic_center]

添加芯片型号，操作如图：

![在这里插入图片描述][93085ad56a044f4690a6b32171c5060c.png_pic_center]

工程创建完成：

![在这里插入图片描述][465d03d75a2448568e5c553796f2cb75.png_pic_center]

## 3.2 设计输入 ##

创建工程文件，操作如图所示：

![在这里插入图片描述][b0f4672345d948e8a03c3a453e0ed0e9.png_pic_center]

创建spi\_drive文件：

![在这里插入图片描述][a614a3c9ac44420fa0a279e376381131.png_pic_center]

创建完成：

![在这里插入图片描述][daeb9dc14f8e46d09d6c3c857c0d862c.png_pic_center]

双击打开，输入代码如下：

// 模式0
    module spi_drive
    (
    // 系统接口
        input               sys_clk		, 			// 全局时钟50MHz
        input               sys_rst_n	, 			// 复位信号，低电平有效
    // 接口	
        input               spi_start	,			// 发送传输开始信号，一个高电平
        input              	spi_end		,			// 发送传输结束信号，一个高电平
        input        [7:0]  data_send   , 			// 要发送的数据
        output  reg  [7:0]  data_rec  	, 			// 接收到的数据
        output  reg         send_done	, 			// 主机发送一个字节完毕标志位    
        output  reg         rec_done	, 			// 主机接收一个字节完毕标志位    
    // SPI物理接口
        input               spi_miso	, 			// SPI串行输入，用来接收从机的数据
        output  reg         spi_sclk	, 			// SPI时钟
        output  reg         spi_cs    	, 			// SPI片选信号,低电平有效
        output  reg         spi_mosi				// SPI输出，用来给从机发送数据          
    );
     
    reg	[1:0]	cnt;								//4分频计数器
    reg	[3:0]	bit_cnt_send;						//发送计数器
    reg	[3:0]	bit_cnt_rec;						//接收计数器
    reg			spi_end_req;						//结束请求
     
    //4分频计数器
    always @(posedge sys_clk or negedge sys_rst_n)begin
    	if(!sys_rst_n)
    		cnt <= 2'd0;						
    	else if(!spi_cs)begin
    		if(cnt == 2'd3)
    			cnt <= 2'd0;
    		else
    		cnt <= cnt + 1'b1;		
    	end
    	else 
    		cnt <= 2'd0;	
    end
    // 生成spi_sclk时钟
    always @(posedge sys_clk or negedge sys_rst_n)begin
    	if(!sys_rst_n)
    		spi_sclk <= 1'b0;			//模式0默认为低电平					
    	else if(!spi_cs)begin			//在SPI传输过程中
    		if(cnt == 2'd0 )
    			spi_sclk <= 1'b0;
    		else if (cnt == 2'd2)
    			spi_sclk <= 1'b1;
    		else 
    			spi_sclk <= spi_sclk;	
    	end
    	else 
    		spi_sclk <= 1'b0;			//模式0默认为低电平		
    end
    // 生成片选信号spi_cs
    always @(posedge sys_clk or negedge sys_rst_n)begin
    	if(!sys_rst_n)
    		spi_cs <= 1'b1;				//默认为高电平						
    	else if(spi_start)				//开始SPI准备传输，拉低片选信号
    		spi_cs <= 1'b0;
    	//收到了SPI结束信号，且结束了最近的一个BYTE
    	else if(spi_end_req && (cnt == 2'd1 && bit_cnt_rec == 4'd0))
    		spi_cs <= 1'b1;				//拉高片选信号，结束SPI传输
    end
    // 生成结束请求信号(捕捉spi_end信号)
    always @(posedge sys_clk or negedge sys_rst_n)begin
    	if(!sys_rst_n)
    		spi_end_req <= 1'b0;		//默认不使能					
    	else if(spi_cs)					
    		spi_end_req <= 1'b0;		//结束SPI传输后拉低请求
    	else if(spi_end)				
    		spi_end_req <= 1'b1;		//接收到SPI结束信号后就把结束请求拉高
    end
    // 发送数据过程
     
    // 发送数据
    always @(posedge sys_clk or negedge sys_rst_n)begin
    	if(!sys_rst_n)begin
    		spi_mosi <= 1'b0;						//模式0空闲
    		bit_cnt_send <= 4'd0;
    	end
    	else if(cnt == 2'd0 && !spi_cs)begin		//模式0的上升沿
    		spi_mosi <= data_send[7-bit_cnt_send];	//发送数据移位
    		if(bit_cnt_send == 4'd7)				//发送完8bit
    			bit_cnt_send <= 4'd0;
    		else
    			bit_cnt_send <= bit_cnt_send + 1'b1;	
    	end
    	else if(spi_cs)begin						//非传输时间段
    		spi_mosi <= 1'b0;						//模式0空闲
    		bit_cnt_send <= 4'd0;
    	end
    	else begin
    		spi_mosi <= spi_mosi;
    		bit_cnt_send <= bit_cnt_send;
    	end
    end
    // 发送数据标志
    always @(posedge sys_clk or negedge sys_rst_n)begin
    	if(!sys_rst_n)
    		send_done <= 1'b0;			
    	else if(cnt == 2'd0 && bit_cnt_send == 4'd7)		//发送完了8bit数据
    		send_done <= 1'b1;								//拉高一个周期，表示发送完成	
    	else 
    		send_done <= 1'b0;			
    end
     
    // 接收数据过程
     
    // 接收数据spi_miso
    always @(posedge sys_clk or negedge sys_rst_n)begin
    	if(!sys_rst_n)begin
    		data_rec <= 8'd0;		
    		bit_cnt_rec <= 4'd0;
    	end
    	else if(cnt == 2'd2 && !spi_cs)begin				//模式0的上升沿
    		data_rec[7-bit_cnt_rec] <= 	spi_miso;			//移位接收
    		if(bit_cnt_rec == 4'd7)							//接收完了8bit
    			bit_cnt_rec <= 4'd0;
    		else
    			bit_cnt_rec <= bit_cnt_rec + 1'b1;	
    	end
    	else if(spi_cs)begin								
    		bit_cnt_rec <= 4'd0;
    	end
    	else begin
    		data_rec <= data_rec;
    		bit_cnt_rec <= bit_cnt_rec;
    	end
    end
    // 接收数据标志
    always @(posedge sys_clk or negedge sys_rst_n)begin
    	if(!sys_rst_n)
    		rec_done <= 1'b0;									
    	else if(cnt == 2'd2 && bit_cnt_rec == 4'd7)			//接收完了8bit
    		rec_done <= 1'b1;								//拉高一个周期，表示接收完成			
    	else 
    		rec_done <= 1'b0;					
    end
     
    endmodule

如图所示：

![在这里插入图片描述][4bed79101a1947b58fbb907dd4ebd903.png_pic_center]

## 3.3 分析与综合 ##

对设计进行分析，操作如图：

![在这里插入图片描述][3021eededee84beeb545bc691cf11b31.png_pic_center]

分析后的设计，Vivado自动生成顶层原理图，如图：

![在这里插入图片描述][969553b47a784ec6be1eae5cbe89a9d0.png_pic_center]

对设计进行综合，操作如图：

![在这里插入图片描述][803926497e1e438bba90b182870a3367.png_pic_center]

综合完成后，弹出窗口如下，直接关闭：

![在这里插入图片描述][acd2c023f789426aa87b335985731136.png_pic_center]

## 3.4 约束输入 ##

创建约束文件，操作如图所示：

![在这里插入图片描述][cc3fdfb6d7524f4285f2a833a3edfadf.png_pic_center]

创建约束文件，输入文件名：

![在这里插入图片描述][29addab9e56d4eb18daa61155cee7cb2.png_pic_center]

双击打开，输入约束代码：

set_property -dict {
        PACKAGE_PIN U18 IOSTANDARD LVCMOS33} [get_ports sys_clk] 
    set_property -dict {
        PACKAGE_PIN J15 IOSTANDARD LVCMOS33} [get_ports sys_rst_n]

如图所示：

![在这里插入图片描述][0cdfd9c2a5e74ccb925ed9f188e56a88.png_pic_center]

## 3.5 设计实现 ##

点击 Flow Navigator 窗口中的 Run Implementation，如图所示：

![在这里插入图片描述][d0da1f93cc7749c3a31e6b5124ca9b32.png_pic_center]

点击OK：

![在这里插入图片描述][6fd6e8baaa5743468d8f72f3749b398e.png_pic_center]

完成后，关闭即可：

![在这里插入图片描述][a4a46abfd8b6442785aa069bdaeaeb89.png_pic_center]

## 3.6 功能仿真 ##

创建TestBench，操作如图所示：

![在这里插入图片描述][7866db878cbf4ef4b246cde1e0b59cab.png_pic_center]

创建激励文件，输入文件名：

![在这里插入图片描述][988e34fee77d47358c78a9e815dba6d3.png_pic_center]

创建完成：

![在这里插入图片描述][d9ff4e990db243a3bafd8ecf55df1dff.png_pic_center]

双击打开，输入TestBench(激励)代码：

//--SPI驱动仿真（模式0）
    `timescale 1ns/1ns		//时间单位/精度
     
    module tb_spi_drive();
    //系统接口
    reg				sys_clk		;			// 全局时钟50MHz
    reg				sys_rst_n	;   		// 复位信号，低电平有效
    //用户接口                      		
    reg				spi_start 	;   		// 发送传输开始信号，一个高电平
    reg				spi_end   	;   		// 发送传输结束信号，一个高电平
    reg		[7:0]  	data_send   ;   		// 要发送的数据
    wire  	[7:0]  	data_rec  	;   		// 接收到的数据
    wire         	send_done	;   		// 主机发送一个字节完毕标志位    
    wire         	rec_done	;   		// 主机接收一个字节完毕标志位    
    //SPI物理接口                   		
    reg				spi_miso	;   		// SPI串行输入，用来接收从机的数据
    wire         	spi_sclk	;   		// SPI时钟
    wire			spi_cs    	;   		// SPI片选信号
    wire         	spi_mosi	;   		// SPI输出，用来给从机发送数据
    //仿真用
    reg		[3:0]  	cnt_send 	;			//发送数据计数器，0-15      
     
    //例化SPI驱动模块
    spi_drive	spi_drive_inst(
    	.sys_clk		(sys_clk	), 			
    	.sys_rst_n		(sys_rst_n	), 			
    		
    	.spi_start		(spi_start	), 			
    	.spi_end		(spi_end	),
    	.data_send		(data_send	), 			
    	.data_rec  		(data_rec	), 			
    	.send_done		(send_done	), 			
    	.rec_done		(rec_done	), 			
    				
    	.spi_miso		(spi_miso	), 			
    	.spi_sclk		(spi_sclk	), 			
    	.spi_cs    		(spi_cs		), 			
    	.spi_mosi		(spi_mosi	)			
    );
     
    //------------<设置初始测试条件>----------------------------------------
    initial begin
    	sys_clk = 1'b0;						//初始时钟为0
    	sys_rst_n <= 1'b0;					//初始复位
    	spi_start <= 1'b0;	
    	data_send <= 8'd0;	
    	spi_miso <= 1'bz;	
    	spi_end <= 1'b0;	
    	#80									//80个时钟周期后
    	sys_rst_n <= 1'b1;					//拉高复位，系统进入工作状态
    	#30									//30个时钟周期后拉高SPI开始信号，开始SPI传输
    	spi_start <= 1'b1;	#20	spi_start <= 1'b0;
    end
     
    always@(posedge sys_clk or negedge sys_rst_n)begin
    	if(!sys_rst_n)begin
    		data_send <= 8'd0;			
    		spi_end <= 1'b0;			
    		cnt_send <= 4'd0; 		
    	end
    	else if(send_done)begin						//数据发送完成		
    		if(cnt_send == 4'd10)begin		
    			cnt_send <= 4'd0; 
    			spi_end <= 1'b1;					//拉高结束标志，结束SPI传输过程	
    			data_send <= 8'd0;
    		end
    		else begin
    			cnt_send <= cnt_send + 4'd1; 
    			spi_end <= 1'b0;					
    			data_send <= data_send + 4'd1;		//发送数据累加	
    		end
    	end
    	else begin
    		data_send <= data_send;
    		spi_end <= 1'b0;						//其他时候保持SPI传输（不结束）	
    	end
    end
    	
    //设置时钟>
    always #10 sys_clk = ~sys_clk;					//系统时钟周期20ns
     
    endmodule

如图所示：

![在这里插入图片描述][a0e6e72d6c15448e97dac403ba7a8b17.png_pic_center]

开始进行仿真，操作如下：

![在这里插入图片描述][f901f7964daa49d6af75836e869803d3.png_pic_center]

开始仿真：

![在这里插入图片描述][d4391906950f41c7915eb5749d0859d6.png_pic_center]

仿真波形如图：

![在这里插入图片描述][238fa42262724fef90b197e6d73e042c.png_pic_center]  
程序参考： [FPGA实现的SPI协议（一）----SPI驱动][FPGA_SPI_----SPI]，感谢分享

`致谢领航者ZYNQ开发板，开启FPGA学习之路！`

**希望本文对大家有帮助，上文若有不妥之处，欢迎指正**

**分享决定高度，学习拉开差距**

[----_SPI]: https://blog.csdn.net/qq_42078934/article/details/127188824?spm=1001.2014.3001.5501
[5c980b6d385f44e7a6c1dbfc27a04781.png_pic_center]: https://img-blog.csdnimg.cn/5c980b6d385f44e7a6c1dbfc27a04781.png#pic_center
[8b030598be4e434cbf0075e5f344ed38.png_pic_center]: https://img-blog.csdnimg.cn/8b030598be4e434cbf0075e5f344ed38.png#pic_center
[f9b509fcee4149b3b73792d24d4b42d2.png_pic_center]: https://img-blog.csdnimg.cn/f9b509fcee4149b3b73792d24d4b42d2.png#pic_center
[5ac6ed9d22354a25bb554216554ad63a.png_pic_center]: https://img-blog.csdnimg.cn/5ac6ed9d22354a25bb554216554ad63a.png#pic_center
[9f00dda381364c8ea411138c5a6f6562.png_pic_center]: https://img-blog.csdnimg.cn/9f00dda381364c8ea411138c5a6f6562.png#pic_center
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[465d03d75a2448568e5c553796f2cb75.png_pic_center]: https://img-blog.csdnimg.cn/465d03d75a2448568e5c553796f2cb75.png#pic_center
[b0f4672345d948e8a03c3a453e0ed0e9.png_pic_center]: https://img-blog.csdnimg.cn/b0f4672345d948e8a03c3a453e0ed0e9.png#pic_center
[a614a3c9ac44420fa0a279e376381131.png_pic_center]: https://img-blog.csdnimg.cn/a614a3c9ac44420fa0a279e376381131.png#pic_center
[daeb9dc14f8e46d09d6c3c857c0d862c.png_pic_center]: https://img-blog.csdnimg.cn/daeb9dc14f8e46d09d6c3c857c0d862c.png#pic_center
[4bed79101a1947b58fbb907dd4ebd903.png_pic_center]: https://img-blog.csdnimg.cn/4bed79101a1947b58fbb907dd4ebd903.png#pic_center
[3021eededee84beeb545bc691cf11b31.png_pic_center]: https://img-blog.csdnimg.cn/3021eededee84beeb545bc691cf11b31.png#pic_center
[969553b47a784ec6be1eae5cbe89a9d0.png_pic_center]: https://img-blog.csdnimg.cn/969553b47a784ec6be1eae5cbe89a9d0.png#pic_center
[803926497e1e438bba90b182870a3367.png_pic_center]: https://img-blog.csdnimg.cn/803926497e1e438bba90b182870a3367.png#pic_center
[acd2c023f789426aa87b335985731136.png_pic_center]: https://img-blog.csdnimg.cn/acd2c023f789426aa87b335985731136.png#pic_center
[cc3fdfb6d7524f4285f2a833a3edfadf.png_pic_center]: https://img-blog.csdnimg.cn/cc3fdfb6d7524f4285f2a833a3edfadf.png#pic_center
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[0cdfd9c2a5e74ccb925ed9f188e56a88.png_pic_center]: https://img-blog.csdnimg.cn/0cdfd9c2a5e74ccb925ed9f188e56a88.png#pic_center
[d0da1f93cc7749c3a31e6b5124ca9b32.png_pic_center]: https://img-blog.csdnimg.cn/d0da1f93cc7749c3a31e6b5124ca9b32.png#pic_center
[6fd6e8baaa5743468d8f72f3749b398e.png_pic_center]: https://img-blog.csdnimg.cn/6fd6e8baaa5743468d8f72f3749b398e.png#pic_center
[a4a46abfd8b6442785aa069bdaeaeb89.png_pic_center]: https://img-blog.csdnimg.cn/a4a46abfd8b6442785aa069bdaeaeb89.png#pic_center
[7866db878cbf4ef4b246cde1e0b59cab.png_pic_center]: https://img-blog.csdnimg.cn/7866db878cbf4ef4b246cde1e0b59cab.png#pic_center
[988e34fee77d47358c78a9e815dba6d3.png_pic_center]: https://img-blog.csdnimg.cn/988e34fee77d47358c78a9e815dba6d3.png#pic_center
[d9ff4e990db243a3bafd8ecf55df1dff.png_pic_center]: https://img-blog.csdnimg.cn/d9ff4e990db243a3bafd8ecf55df1dff.png#pic_center
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