模拟CMOS 基础知识4——短沟道效应

冷不防 2022-11-07 11:40 186阅读 0赞

### 模拟CMOS 基础知识4——短沟道效应以及对当前工艺的理解 ###

### 文章目录 ###

*   *   *  模拟CMOS 基础知识4——短沟道效应以及对当前工艺的理解
         *   *  参考资料
             *  什么是短沟道效应？
             *  短沟道效应影响因素
             *  FinFET工艺
             *  总结

#### 参考资料 ####

*  [blog][]
 *  [KIA][]
 *  [baidu][]
 *  [CMOS工艺节点进展中器件技术的革新][CMOS]
 *  [FinFET器件结构发展综述][FinFET]
 *  [用于改善短沟道效应的方法以及半导体结构][Link 1]
 *  [**FinFET–a self-aligned double-gate MOSFET scalable to 20 nm**][FinFET_a self-aligned double-gate MOSFET scalable to 20 nm]

#### 什么是短沟道效应？ ####

*  在半导体的制造中，始终遵循着摩尔定律，于是集成电路的尺寸持续减小，于是MOSFET的沟道长度也相应地缩短，这就导致了MOSFET管中的S和D（源和漏）的距离越来越短，因此栅极对沟道的控制能力变差，这就意味着栅极电压夹断（pinch off）沟道的难度变大，于是使得亚阈值漏电（subthreshold leakage）现象，即短沟道效应（short-channel effect）更加容易发生。
 *  胡正明教授对此给了个非常容易理解的例子：当一条水管很长的时候，那么用一块石头就可以很容易将其堵住（或者踩一脚），但是，当它很短的时候，这块石头就可能堵不住水管了，因为它可能放不下了，这就对应上段说的，沟道越短越难堵住电流（防止漏电）

#### 短沟道效应影响因素 ####

*  有下列五种，简单讲就是沟道短了容易漏电
    
     *  （1）由于电源电压没能按比例缩小而引起的电场增大;
     *  （2）内建电势既不能按比例缩小又不能忽略;
     *  （3）源漏结深不能也不容易按比例减小;
     *  （4）衬底掺杂浓度的增加引起载流子迁移率的降低;
     *  （5）亚阈值斜率不能按比例缩小
 *  为了减小短沟道效应的影响，提出了应变硅技术、高K电介质氧化层、金属栅、SOI等新方法以改善器件性能。然而，在28 nm以下工艺节点，平面MOSFET器件结构中，栅极对沟道的有效控制面临严峻挑战，而革新的三维立体器件结构，如Fin FET结构具有更有效的栅极控制，可获得更优异的器件性能。
    
     *  这里稍微有个疑问就是：**为什么增加沟道接触面可以缓解短沟道的发生?** 也就是下面FinFET工艺原文中实验部分的证明。目前我的理解就是可以使得栅极更容易地夹断电流。

#### FinFET工艺 ####

*  鳍式场效应晶体管FinFET的概念最初源于双栅MOS晶体管的构想，通过增加栅极与沟道的接触面积来增强对导电沟道的控制
 *  [**原论文：FinFET–a self-aligned double-gate MOSFET scalable to 20 nm**][FinFET_a self-aligned double-gate MOSFET scalable to 20 nm]我看了，不过一时间没太看懂证明实验部分，于是采用曲线救国的方式——找了它的[简介视频][Link 2],上文中的比喻也出自于此，下面是FinFET的立体模型（三鳍）：
    
     *  ![image-20210311192415757][]
 *  由于沟道接触面的增长，可以从一定程度上缓解短沟道效应，从而将芯片制程继续下探
 *  三星有个改良版——[GAA(gate all around)][GAA_gate all around]，它大概长这样，可以清楚看到，思路大体上还是不变的，沟道面积计算由之前的三面变成4面而已
    
     *  ![image-20210311193451619][]
 *  其他还有SOI Fin FET之类的，不过俺还没仔细看，不懂，暂时就不讲了，估计应该又是增加沟道面积的方法～，参考：[FinFET器件结构发展综述][FinFET]

#### 总结 ####

*  沟道短了——短沟道效应——新材料、FinFET工艺等缓解（k值（介电常数）与面积）
 *  正如胡伟武老师在体系结构基础一书中预言：2020年左右摩尔定律迎来终结（确实有这个风声，但不知道台积电的3nm是咋搞的），说的是晶体管尺寸再难以缩小（参考晓龙888功耗翻车事件），若能再有所提升，大概率是新材料等发明

[blog]: https://blog.csdn.net/zer1123/article/details/53835427
[KIA]: http://www.kiaic.com/article/detail/2436.html
[baidu]: https://baike.baidu.com/item/%E7%9F%AD%E6%B2%9F%E9%81%93%E6%95%88%E5%BA%94/8604983?fr=aladdin
[CMOS]: https://kns.cnki.net/kcms/detail/detail.aspx?dbcode=CJFD&dbname=CJFDLAST2021&filename=TJJB202004005&v=kxkCPFE5NLCjWkndlgloXn3IspGv9jIDZLA96EkSFDQviL%25mmd2FRegDdlML5ZouCgZVD
[FinFET]: https://kns.cnki.net/kcms/detail/detail.aspx?dbcode=CJFD&dbname=CJFDLAST2021&filename=DZJY202101006&v=xpI26BzVw7Sqtajn38iVft8b%25mmd2BUgM%25mmd2F5KN77jv5ibuWt6cReCEJ2cLRZQbiMc4BcgI
[Link 1]: https://kns.cnki.net/kcms/detail/detail.aspx?dbcode=SCPD&dbname=SCPD2020&filename=CN108010846B&v=p%25mmd2FrIywSX6PnJnVVbnrQBo7HnCJXO0jzwAUoQvo6ThkrpXhujqh%25mmd2FpP2h%25mmd2B%25mmd2B9enkws%25mmd2F
[FinFET_a self-aligned double-gate MOSFET scalable to 20 nm]: https://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=887014
[Link 2]: https://www.bilibili.com/video/BV1Ys411b72n
[image-20210311192415757]: /images/20221023/69945bf6fe74488fbc5cb5474633996e.png
[GAA_gate all around]: https://www.bilibili.com/video/BV1LC4y1x7qF
[image-20210311193451619]: /images/20221023/61c7e89f0b034b3a910752b4ca06aa5c.png