FPGA学习-7-PLL IP核

矫情吗；* 2022-10-02 07:43 204阅读 0赞

系统:win10  
软件编辑和程序下载平台:Quartus II  
仿真平台:modelsim  
FPGA:EP4CE6

## 1 PLL IP核简介 ##

1 锁相环作为一种反馈控制电路，其特点是利用外部输入的参考信号控制环路内部震荡信号  
的频率和相位。因为锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通  
常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，  
输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相  
环名称的由来。  
锁相环可以将50MHz的输入频率转换为最多5种不同的频率, 还可以进行相位的转移  
![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzMyNDYwODE5_size_16_color_FFFFFF_t_70]

注意: PLL的时钟输入可以来自于时钟专用输入引脚，FPGA内部产生的信号不能驱动PLL。

## 2 实际工程 ##

1 创建空工程  
2 tools->Megawizard Plug(魔法棒) ->Creat  
![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzMyNDYwODE5_size_16_color_FFFFFF_t_70 1]  
3 进入设置向导  
![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzMyNDYwODE5_size_16_color_FFFFFF_t_70 2]  
![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzMyNDYwODE5_size_16_color_FFFFFF_t_70 3]  
B/S 和 clock界面点击next  
2PLL也不需要配置点击next

配置第一个输出时钟  
![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzMyNDYwODE5_size_16_color_FFFFFF_t_70 4]

配置第2个时钟![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzMyNDYwODE5_size_16_color_FFFFFF_t_70 5]

配置第三个时钟  
![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzMyNDYwODE5_size_16_color_FFFFFF_t_70 6]  
配置第四个时钟  
![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzMyNDYwODE5_size_16_color_FFFFFF_t_70 7]  
添加仿真库 EDA  
![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzMyNDYwODE5_size_16_color_FFFFFF_t_70 8]  
完成创建  
![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzMyNDYwODE5_size_16_color_FFFFFF_t_70 9]  
可以查看pll保存路径下的.v文件  
然后是例化模块  
注意保存到rtl文件夹中

module ip_pll(
    	input		sys_clk,
    	input		sys_rst_n,
    	
    	
    	output		clk_100m,
    	output		clk_100m_180deg,
    	output		clk_50m,
    	output		clk_25m
    );
    
    wire 			locked;
    wire			rst_n;
    
    
    assign	rst_n = sys_rst_n & locked;
    
    
    pll_clk u_pll_clk (
    	.areset		(!sys_rst_n),
    	.inclk0		(sys_clk),
    	.c0			(clk_100m),
    	.c1			(clk_100m_180deg),
    	.c2			(clk_50m),
    	.c3			(clk_25m),
    	.locked		(locked)
    );

## 进行自动仿真设置, ##

仿真文件配置

`timescale 1 ns/ 1 ns
    module ip_pll_vlg_tst();
    // constants                                           
    // general purpose registers
    reg eachvec;
    // test vector input registers
    reg sys_clk;
    reg sys_rst_n;
    // wires                                               
    wire clk_25m;
    wire clk_50m;
    wire clk_100m;
    wire clk_100m_180deg;
    
    // assign statements (if any)                          
    ip_pll i1 (
    // port map - connection between master ports and signals/registers   
    	.clk_25m(clk_25m),
    	.clk_50m(clk_50m),
    	.clk_100m(clk_100m),
    	.clk_100m_180deg(clk_100m_180deg),
    	.sys_clk(sys_clk),
    	.sys_rst_n(sys_rst_n)
    );
    initial                                                
    begin                                                  
    	sys_clk = 1'b0;
    	sys_rst_n = 1'b0;
        #20 sys_rst_n = 1'b1;	//延时100ns 复位信号拉高
    	#2000 $stop;
    end                                                    
    
    always #10 sys_clk = ~sys_clk;	//延时10ns反转                                                
                                                        
    endmodule

## 最终仿真图 ##

![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzMyNDYwODE5_size_16_color_FFFFFF_t_70 10]

[watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzMyNDYwODE5_size_16_color_FFFFFF_t_70]: /images/20220113/6482eeb29d054c4a9784aecf0c6a3232.png
[watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzMyNDYwODE5_size_16_color_FFFFFF_t_70 1]: /images/20220113/0a1720b1ec144201a4c1d390176c4ad6.png
[watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzMyNDYwODE5_size_16_color_FFFFFF_t_70 2]: /images/20220113/5aaf6a1bdd1743d0a6cf455d1edf605f.png
[watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzMyNDYwODE5_size_16_color_FFFFFF_t_70 3]: /images/20220113/3948d144a8044f959a08fc63b080cd62.png
[watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzMyNDYwODE5_size_16_color_FFFFFF_t_70 4]: /images/20220113/92cf4757bd204067b75f4b891812ae57.png
[watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzMyNDYwODE5_size_16_color_FFFFFF_t_70 5]: /images/20220113/d226243d7df745348c988c4a982f6b17.png
[watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzMyNDYwODE5_size_16_color_FFFFFF_t_70 6]: /images/20220113/83c41ddc40ef41c59ad70a58971d873d.png
[watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzMyNDYwODE5_size_16_color_FFFFFF_t_70 7]: /images/20220113/77268ac16943422b8bc0ec812d2cf5dc.png
[watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzMyNDYwODE5_size_16_color_FFFFFF_t_70 8]: /images/20220113/1032339b161b4528b936c3ed8d9b8420.png
[watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzMyNDYwODE5_size_16_color_FFFFFF_t_70 9]: /images/20220113/147f3cde76134c21be103a323a7c9c93.png
[watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzMyNDYwODE5_size_16_color_FFFFFF_t_70 10]: /images/20220113/03dfcc3997174028b33a426662541b14.png