FPGA28 DAC 数模转换驱动模块

秒速五厘米 2022-09-05 15:54 165阅读 0赞

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# FPGA28 DAC 数模转换驱动模块 #

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模块名称 ： dac\_tlv5618

主要功能 ：本实验设计了dac\_tlv5618数模驱动芯片，通过在输入端DAC\_DATA\[15:0\]来完成芯片的配置和数字电压信号的传输.

设计流程：我们在这次实验中，在内部通过CLK的时钟分频，来获取驱动DAC芯片的输出时钟DAC\_SCLK,通过该时钟，我们进而来设计线性序列机（可以理解一种比较特殊的状态机）来编写SPI的时序，最终根据时序来完成数字信号的发送，最终在输出端口输出我们设置的电压信号。

目的：

① 学习SPI 时序

② 对线性序列机的使用

③ 使用issp 对DA AD 芯片设置和读取数据进行调试，并得到正确的结果。

DA模块实验功能设计：通过阅读tlv5618 datasheet ，完成驱动开发，并且通过issp 调试工具完成模拟电压的输出工作。

tlv5618驱动模块设

##### 基本功能特性： #####

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时序约束：

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CLK 时钟计算图（最大时钟频率）：

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注： 图中写到了，最大数据跟新速率是 1.25MHz, 也就是说，该芯片支持的最大的更新通信速率是1.25Mhz ,即每个数据点和每个数据点之间的时间间隔是1/1.25Mhz = 0.8us = 800ns 。

这里也可以看出： 输出信号的最高频率是 1.25Mhz ,

##### dac\_tl5618 的数据格式，及各个bit 位所代表的含义： #####

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发送的16位数据的组成：

bit\[14\] : SPD ： 1–> 快速模式 0–> 慢速模式

bit\[13\] : PWR ： 1–> 待机模式 0–> 正常模式

bit\[15\] : bit\[12\] : R1 || R0

0 || 0 写数据到B通道的寄存器锁存，同时写到buffer中的寄存器中

0 || 1 只将数据写入到 Buffer 的寄存器中

1 || 0 写数据到A通道寄存器中，同时将Buffer的数据更新到通道B 的寄存器中

（可以同时输出 A 通道和 B 通道 信号同时输出）

1 || 1 通道的寄存器的数据保留不变

##### DAC SPI 的时序逻辑： #####

注： 这里是DIN，表示的是外部器件的输入，而对于FPGA来说，DIN是一个FPGA发送(输出)的DAC信号(DAC\_DATA).

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由上面两张图进行分析：

tw(L) 和 tw(H) ： 表示的是SCLk 的低电平的最低保持之间和高电平的最低保持时间是 25ns，也就是说，一个sclk的时钟的最小时钟周期 为 50ns --》最快时钟频率为 20Mhz。

我们通过 w(L) 和 tw(H) 计算得到最小时钟周期。

DIN 数据的读取： 在SCLk 的下降沿到来时，【DAC芯片】将会读取数据（所以，我们需要在上升沿的时候，【FPGA芯片】发送读取的数据）

数据传输：数据先读取的高位数据开始读取，和串口数据的读取是低位开始。

SPI 时序

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DIN 和 DOUT 都是在下降沿的时候信号发生改变，但是对于fpga来说,读取DOUT信号的时候是在上升沿进行信号操作的，我们【下降沿发送DIN，注：这里的DIN 对于FPGA来说是输出，对于 DAC 芯片来说，这就i是信号输入 Data\_In】

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注： 里面有一个 SCLK2X 信号，还有读SCLK2X 时钟上升沿的一个时钟计数器，这个是在设计spi保证稳定性的一种比较好的设计方法。SCL2X 的信号频率是 SCLK 输出信号的2倍，我们这样设计的目的是为了在输出sclk 的时候，上升沿的一个SCLK2X 时钟计数器SCLK\_GEN\_CNT 对于SCLK 来说，同时计数了上升沿和下降沿。我们的数据是计数在下降沿的时候，改变 DIN 的输出信号，而在上升沿到来时，不做任何的改变。另外，SCLK\_GEN\_CNT 可以作为一个完成信号发送开始到结束的一个时钟周期计数.进而不会出现时序方面导致器件不正常工作的一个状态。

这个具体可能看代码是最好理解的：

`timescale 1ns/1ns
    
    module tlv5618(
    	Clk,
    	Rst_n,
    	
    	DAC_DATA,
    	Start,
    	Set_Done,
    	
    	DAC_CS_N,
    	DAC_DIN,
    	DAC_SCLK,
    	DAC_State
    );
    	
    	parameter fCLK = 50;
    	parameter DIV_PARAM = 2;
    
    	input Clk;
    	input Rst_n;
    	input [15:0]DAC_DATA;
    	input Start;
    	output reg Set_Done;
    	
    	output reg DAC_CS_N;
    	output reg DAC_DIN;
    	output reg DAC_SCLK;
    	output DAC_State;
    	
    	assign DAC_State = DAC_CS_N;
    	
    	reg [15:0]r_DAC_DATA;
    	
    	reg [3:0]DIV_CNT;//分频计数器
    	reg SCLK2X;//2倍SCLK的采样时钟
    	
    	reg [5:0]SCLK_GEN_CNT;//SCLK生成暨序列机计数器
    	
    	reg en;//转换使能信号
    	
    	wire trans_done; //转换序列完成标志信号
    	
    	always@(posedge Clk or negedge Rst_n)
    	if(!Rst_n)
    		en  <= #1  1'b0;
    	else if(Start)
    		en  <= #1  1'b1;
    	else if(trans_done)
    		en  <= #1  1'b0;
    	else
    		en  <= #1  en;
    
    	//生成2倍SCLK使能时钟计数器
    	always@(posedge Clk or negedge Rst_n)
    	if(!Rst_n)
    		DIV_CNT  <= #1  4'd0;
    	else if(en)begin
    		if(DIV_CNT == (DIV_PARAM - 1'b1))
    			DIV_CNT  <= #1  4'd0;
    		else 
    			DIV_CNT  <= #1  DIV_CNT + 1'b1;
    	end else	
    		DIV_CNT  <= #1  4'd0;
    
    	//生成2倍SCLK使能时钟计数器
    	always@(posedge Clk or negedge Rst_n)
    	if(!Rst_n)
    		SCLK2X  <= #1  1'b0;
    	else if(en && (DIV_CNT == (DIV_PARAM - 1'b1)))
    		SCLK2X  <= #1  1'b1;
    	else
    		SCLK2X  <= #1  1'b0;
    		
    	//生成序列计数器
    	always@(posedge Clk or negedge Rst_n)
    	if(!Rst_n)
    		SCLK_GEN_CNT  <= #1  6'd0;
        else if(SCLK2X && en)begin 
    		if(SCLK_GEN_CNT == 6'd33)
    			SCLK_GEN_CNT  <= #1  6'd0;
    		else
    			SCLK_GEN_CNT  <= #1  SCLK_GEN_CNT + 1'd1;
    	end else
    		SCLK_GEN_CNT  <= #1  SCLK_GEN_CNT;
    
    	always@(posedge Clk or negedge Rst_n)
    	if(!Rst_n)
    		r_DAC_DATA  <= #1  16'd0;
    	else if(Start)//收到开始发送命令时，寄存DAC_DATA值	
    		r_DAC_DATA  <= #1  DAC_DATA;
    	else
    		r_DAC_DATA  <= #1  r_DAC_DATA;
    				
    	//依次将数据移出到DAC芯片		
    	always@(posedge Clk or negedge Rst_n)
    	if(!Rst_n)begin
    		DAC_DIN  <= #1  1'b1;
    		DAC_SCLK  <= #1  1'b0;
    		DAC_CS_N <= #1 1'b1;
    	end else if(!Set_Done && SCLK2X) begin
    		case(SCLK_GEN_CNT)
    			0:
    				begin
    					DAC_CS_N <= #1 1'b0;
    					DAC_DIN  <= #1 r_DAC_DATA[15];
    					DAC_SCLK  <= #1  1'b1;
    				end
    		
    			1,3,5,7,9,11,13,15,17,19,21,23,25,27,29,31:
    				begin
    					DAC_SCLK  <= #1  1'b0;
    				end
    			
    			2:  begin DAC_DIN  <= #1 r_DAC_DATA[14]; DAC_SCLK  <= #1 1'b1; end
    			4:  begin DAC_DIN  <= #1 r_DAC_DATA[13]; DAC_SCLK  <= #1 1'b1; end
    			6:  begin DAC_DIN  <= #1 r_DAC_DATA[12]; DAC_SCLK  <= #1 1'b1; end
    			8:  begin DAC_DIN  <= #1 r_DAC_DATA[11]; DAC_SCLK  <= #1 1'b1; end			
    			10: begin DAC_DIN  <= #1 r_DAC_DATA[10]; DAC_SCLK  <= #1 1'b1; end
    			12: begin DAC_DIN  <= #1 r_DAC_DATA[9];  DAC_SCLK  <= #1 1'b1; end
    			14: begin DAC_DIN  <= #1 r_DAC_DATA[8];  DAC_SCLK  <= #1 1'b1; end
    			16: begin DAC_DIN  <= #1 r_DAC_DATA[7];  DAC_SCLK  <= #1 1'b1; end	
    			18: begin DAC_DIN  <= #1 r_DAC_DATA[6];  DAC_SCLK  <= #1 1'b1; end
    			20: begin DAC_DIN  <= #1 r_DAC_DATA[5];  DAC_SCLK  <= #1 1'b1; end				
    			22: begin DAC_DIN  <= #1 r_DAC_DATA[4];  DAC_SCLK  <= #1 1'b1; end
    			24: begin DAC_DIN  <= #1 r_DAC_DATA[3];  DAC_SCLK  <= #1 1'b1; end
    			26: begin DAC_DIN  <= #1 r_DAC_DATA[2];  DAC_SCLK  <= #1 1'b1; end
    			28: begin DAC_DIN  <= #1 r_DAC_DATA[1];  DAC_SCLK  <= #1 1'b1; end			
    			30: begin DAC_DIN  <= #1 r_DAC_DATA[0];  DAC_SCLK  <= #1 1'b1; end
    			
    			32: DAC_SCLK  <= #1 1'b1; 
    			33: DAC_CS_N  <= #1 1'b1;
    			default:;
    		endcase
    	end
    	
    	assign trans_done = (SCLK_GEN_CNT == 33) && SCLK2X;
    	
    	always@(posedge Clk or negedge Rst_n)
    	if(!Rst_n)
    		Set_Done <= 1'b0;
    	else if(trans_done)
    		Set_Done <= 1'b1;
    	else
    		Set_Done <= 1'b0;
    	
    endmodule

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