Verilog描述FSM应注意的问题

川长思鸟来 2022-08-07 06:54 199阅读 0赞

1.用一个always块描述FSM电路，也可以根据时序电路的组成框图用两个描述。

在时钟的有效沿到来前，可以根据电路 当前状态+输入决定的输出+次态，用一个always块描述。

在时钟的有效沿到来时，电路会有当前状态转移到次态，可以用一个时序的always块描述。

可以对第二种方法进行细化，用三个块描述。分别为，输出用一个组合的块描述，次态用一个组合的块描述，电路的状态转化用一个时序的块描述。

一般而言，在仿真时用一个always块描述的FSM电路，由于电路输入信号只在时钟的有效边沿到来时进行检测，所以其仿真的效率会高一些。但是，利用这种扫描方式所写的代码修改和调试起来可能会困难些，而且由于电路的输出信号放在always块内部，使得输出信号与时钟信号有关，所以在综合时，电路的输出不是组合电路，而是经过触发器之后才会将信号输出。

而对于mealy型FSM电路来说，由于电路的输出与现态和输入有关，如果输入信号变化不能及时被检测到，则电路的输出可能是错误的。所以在设计FSM电路时，建议采用两个always块或者三个always块的方法进行描述。

2.1 好的[状态机][Link 1]标准  
  
好的[状态机][Link 1]的标准很多,最重要的几个方面如下：  
  
第一,[状态机][Link 1]要安全,是指FSM不会进入死循环,特别是不会进入非预知的状态,而且由于某些扰动进入非设计状态,也能很快的恢复到正常的状态循环中来。这里面有两层含义。其一要求该FSM的综合实现结果无毛刺等异常扰动,其二要求FSM要完备,即使受到异常扰动进入非设计状态,也能很快恢复到正常状态。  
  
第二,[状态机][Link 1]的设计要满足设计的面积和速度的要求。  
  
第三,[状态机][Link 1]的设计要清晰易懂、易维护。  
  
需要说明的是,以上各项标准,不是割裂的,它们有着直接紧密的内在联系。在芯片设计中,对综合结果评判的两个基本标准为：面积和速度。“面积”是指设计所占用的逻辑资源数量;“速度”指设计在芯片上稳定运行所能够达到的最高频率。两者是对立统一的矛盾体,要求一个设计同时具备设计面积最小,运行频率最高,这是不现实的。科学的设计目标应该是：在满足设计时序要求(包含对设计最高频率的要求)的前提下,占用最小的芯片面积,或者在所规定的面积下,使设计的时序余量更大,频率更高。另外,如果要求FSM安全,则很多时候需要使用“full case”的编码方式,即将状态转移变量的所有向量组合情况都在FSM 中有相应的处理,这经常势必意味着要多花更多的设计资源,有时也会影响FSM的频率所以,上述的标准要综合考虑,根据设计的要求进行权衡。  
  
2.2 [状态机][Link 1]描述方法  
  
[状态机][Link 1]描述时关键是要描述清楚几个[状态机][Link 1]的要素,即如何进行状态转移,每个状态的输出是什么,状态转移的条件等。具体描述时方法各种各样,最常见的有三种描述方式：  
  
第一,整个[状态机][Link 1]写到一个always模块里面,在该模块中既描述状态转移,又描述状态的输入和输出;  
  
第二,用两个always模块来描述[状态机][Link 1],其中一个always模块采用同步时序描述状态转移;另一个模块采用组合逻辑判断状态转移条件,描述状态转移规律以及输出;  
  
第三,在两个always模块描述方法基础上,使用三个always模块,一个always模块采用同步时序描述状态转移,一个采用组合逻辑判断状态转移条件,描述状态转移规律,另一个always模块描述状态的输出(可以用组合电路输出,也可以时序电路输出)。  
  
一般而言,推荐的FSM 描述方法是后两种。这是因为:FSM和其他设计一样,最好使用同步时序方式设计,以提高设计的稳定性,消除毛刺。[状态机][Link 1]实现后,一般来说,状态转移部分是同步时序电路而状态的转移条件的判断是组合逻辑。  
  
第二种描述方法同第一种描述方法相比,将同步时序和组合逻辑分别放到不同的always模块中实现,这样做的好处不仅仅是便于阅读、理解、维护,更重要的是利于综合器优化代码,利于用户添加合适的时序约束条件,利于布局布线器实现设计。在第二种方式的描述中,描述当前状态的输出用组合逻辑实现,组合逻辑很容易产生毛刺,而且不利于约束,不利于综合器和布局布线器实现高性能的设计。第三种描述方式与第二种相比,关键在于根据状态转移规律,在上一状态根据输入条件判断出当前状态的输出,从而在不插入额外时钟节拍的前提下,实现了寄存器输出。  
  
2.3 [状态机][Link 1]的编码  
  
二进制编码(Binary)、格雷码(Gray-code)编码使用最少的触发器,较多的组合逻辑,而独热码(One-hot)编码反之。独热码编码的最大优势在于状态比较时仅仅需要比较一个位,从而一定程度上简化了比较逻辑,减少了毛刺产生的概率。由于CPLD更多地提供组合逻辑资源,而FPGA更多地提供触发器资源,所以CPLD多使用二进制编码或格雷码,而FPGA多使用独热码编码。另一方面,对于小型设计使用二进制和格雷码编码更有效,而大型[状态机][Link 1]使用独热码更高效。

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