VIVADO 入门之仿真与逻辑分析仪使用

深藏阁楼爱情的钟 2022-06-13 05:40 452阅读 0赞

多路分频器设计

在第七节的学习中，笔者带大家通过一个入门必学的流水灯实验实现，快速掌握了VIVADO基于FPGA开发板的基本流程。考虑到很多初学者并没有掌握好Vivado 下FPGA的开发流程，本章开始笔者讲更加详细地介绍基于VIVADO FPGA开发的流程规范，让读者掌全面掌握FPGA开发流程包括了如何仿真、综合、执行、下载到开发板测试。

**9.1 硬件图片**

本章使用到的硬件和前一章一样：LED部分及按钮部分

![806931-20170209194223666-600703133.jpg][]![806931-20170209194224604-1217174040.jpg][]

**9.2 硬件原理图**

![806931-20170209194225494-1334979150.jpg][]![806931-20170209194226010-2045034499.jpg][]

PIN脚定义：

**9.3 介于VIVADO的FPGA设计流程**

![806931-20170209194228479-483651275.png][]

**9.4 多路分配器设计思想**

FPGA输入全局时钟100MHZ，定义合适的分频计数器，得到对应的时钟。通过chipscope来抓取2分频、3分频(注意：对二分频的时钟进行3分频)、4分频和8分频结果，通过板子上的LED灯，来显示2HZ的时钟。设计总体框图如下所示

![806931-20170209194231010-1734162347.png][]。

**9.5时序设计**

![806931-20170209194231791-23610557.jpg][]

①　定义寄存器div2\_o\_r，检测输入时钟上升沿，每次上升沿寄存器div2\_o\_r反转一次，实现2分频。

②　定义寄存器pos\_cnt\[1:0\]，neg\[1:0\]，分别检测div2\_o\_r的上升沿和下降沿，检测到上升沿和下降沿时，两个寄存器分别累加。计数到2’d2时，寄存器清零。另定义两个div3\_o\_r0和div3\_o\_r1，当两个计数器小于2’d1时,div3\_o\_r0和div3\_o\_r1均赋值为1，其他情况赋值为0。由div3\_o\_r0和div3\_o\_r1组合逻辑相或即为div2\_o\_r进一步进行3分频所得的结果。

③　 定义位宽为2的寄存器div\_cnt\[1:0\]，检测输入时钟上升沿，div\_cnt==2’b00或2’b01，4分频输出寄存器div4\_o\_r反转，div\_cnt==2’b00时,8分频输出寄存器div8\_o\_r反转。

④　由于输入时钟100MHZ，为得到2HZ的时钟，需要定义计数器至少100000000/1=100000000。在此定义一个26位位宽的div2hz\_cnt计数器。检测输入时钟上升沿，div2hz\_cnt==26’d24\_999999或div2hz\_cnt==26’d49\_999999时，2HZ输出寄存器div2hz\_o\_r反转。

**9.6程序源码**

<table style="border:1px solid #C0C0C0;border-collapse:collapse;color:rgb(0,0,0);font-family:Verdana, Arial, Helvetica, sans-serif;font-size:13px;line-height:13.3714px;background-color:rgb(245,245,245);"> 
 <tbody> 
  <tr> 
   <td style="border:1px solid #C0C0C0;border-collapse:collapse;padding:3px;"> 
    <div>
      `timescale 1ns / 1ps 
    </div> 
    <div>
      //----------------------------------------------------------------------------------------------------- 
    </div> 
    <div>
      // Target Devices: XC7Z020-FGG484 
    </div> 
    <div>
      // Tool versions:&nbsp;&nbsp;VIVADO2015.4 
    </div> 
    <div>
      // Description: Divider_Multiple 
    </div> 
    <div>
      // Revision:&nbsp;&nbsp;V1.1 
    </div> 
    <div>
      // Additional Comments: 
    </div> 
    <div>
      //1) _i PIN input&nbsp;&nbsp; 
    </div> 
    <div>
      //2) _o PIN output 
    </div> 
    <div>
      //3) _n PIN active low 
    </div> 
    <div>
      //4) _dg debug signal 
    </div> 
    <div>
      //5) _r&nbsp;&nbsp;reg delay 
    </div> 
    <div>
      //6) _s state machine 
    </div> 
    <div>
      */ 
    </div> 
    <div>
      //----------------------------------------------------------------------------------------------------- 
    </div> 
    <div>
      module Divider_Multiple( 
    </div> 
    <div>
      &nbsp;&nbsp;input clk_i, 
    </div> 
    <div>
      &nbsp; &nbsp; input rst_n_i, 
    </div> 
    <div>
      &nbsp; &nbsp; output div2_o, 
    </div> 
    <div>
      &nbsp; &nbsp; output div3_o, 
    </div> 
    <div>
      &nbsp; &nbsp; output div4_o, 
    </div> 
    <div>
      &nbsp; &nbsp; output div8_o, 
    </div> 
    <div>
      &nbsp; &nbsp; output div2hz_o 
    </div> 
    <div>
      &nbsp; &nbsp; ); 
    </div> 
    <div>
      reg div2_o_r; 
    </div> 
    <div>
      always@(posedge clk_i or negedge rst_n_i) 
    </div> 
    <div>
      begin 
    </div> 
    <div>
      if(!rst_n_i) 
    </div> 
    <div>
      div2_o_r&lt;=1'b0; 
    </div> 
    <div>
      else 
    </div> 
    <div>
      div2_o_r&lt;=~div2_o_r; 
    </div> 
    <div>
      end 
    </div> 
    <div>
      reg [1:0] div_cnt1; 
    </div> 
    <div>
      always@(posedge clk_i or negedge rst_n_i) 
    </div> 
    <div>
      begin 
    </div> 
    <div>
      if(!rst_n_i) 
    </div> 
    <div>
      div_cnt1&lt;=2'b00; 
    </div> 
    <div>
      else 
    </div> 
    <div>
      div_cnt1&lt;=div_cnt1+1'b1; 
    </div> 
    <div>
      end 
    </div> 
    <div>
      reg div4_o_r; 
    </div> 
    <div>
      reg div8_o_r; 
    </div> 
    <div>
      always@(posedge clk_i or negedge rst_n_i) 
    </div> 
    <div>
      begin 
    </div> 
    <div>
      if(!rst_n_i) 
    </div> 
    <div>
      div4_o_r&lt;=1'b0; 
    </div> 
    <div>
      else if(div_cnt1==2'b00 || div_cnt1==2'b10) 
    </div> 
    <div>
      div4_o_r&lt;=~div4_o_r; 
    </div> 
    <div>
      else 
    </div> 
    <div>
      div4_o_r&lt;=div4_o_r; 
    </div> 
    <div>
      end 
    </div> 
    <div>
      always@(posedge clk_i or negedge rst_n_i) 
    </div> 
    <div>
      begin 
    </div> 
    <div>
      if(!rst_n_i) 
    </div> 
    <div>
      div8_o_r&lt;=1'b0; 
    </div> 
    <div>
      else if((~div_cnt1[0]) &amp;&amp; (~div_cnt1[1])) 
    </div> 
    <div>
      div8_o_r&lt;=~div8_o_r; 
    </div> 
    <div>
      else 
    </div> 
    <div>
      div8_o_r&lt;=div8_o_r; 
    </div> 
    <div>
      end 
    </div> 
    <div>
      reg [1:0] pos_cnt; 
    </div> 
    <div>
      reg [1:0] neg_cnt; 
    </div> 
    <div>
      always@(posedge div2_o_r or negedge rst_n_i) 
    </div> 
    <div>
      begin 
    </div> 
    <div>
      if(!rst_n_i) 
    </div> 
    <div>
      pos_cnt&lt;=2'b00; 
    </div> 
    <div>
      else if(pos_cnt==2'd2) 
    </div> 
    <div>
      pos_cnt&lt;=2'b00; 
    </div> 
    <div>
      else 
    </div> 
    <div>
      pos_cnt&lt;=pos_cnt+1'b1; 
    </div> 
    <div>
      end 
    </div> 
    <div>
      always@(negedge div2_o_r or negedge rst_n_i) 
    </div> 
    <div>
      begin 
    </div> 
    <div>
      if(!rst_n_i) 
    </div> 
    <div>
      neg_cnt&lt;=2'b00; 
    </div> 
    <div>
      else if(neg_cnt==2'd2) 
    </div> 
    <div>
      neg_cnt&lt;=2'b00; 
    </div> 
    <div>
      else 
    </div> 
    <div>
      neg_cnt&lt;=neg_cnt+1'b1; 
    </div> 
    <div>
      end 
    </div> 
    <div>
      reg div3_o_r0; 
    </div> 
    <div>
      reg div3_o_r1; 
    </div> 
    <div>
      always@(posedge div2_o_r or negedge rst_n_i) 
    </div> 
    <div>
      begin 
    </div> 
    <div>
      if(!rst_n_i) 
    </div> 
    <div>
      div3_o_r0&lt;=1'b0; 
    </div> 
    <div>
      else if(pos_cnt&lt;2'd1) 
    </div> 
    <div>
      div3_o_r0&lt;=1'b1; 
    </div> 
    <div>
      else 
    </div> 
    <div>
      div3_o_r0&lt;=1'b0; 
    </div> 
    <div>
      end 
    </div> 
    <div>
      always@(negedge div2_o_r or negedge rst_n_i) 
    </div> 
    <div>
      begin 
    </div> 
    <div>
      if(!rst_n_i) 
    </div> 
    <div>
      div3_o_r1&lt;=1'b0; 
    </div> 
    <div>
      else if(neg_cnt&lt;2'd1) 
    </div> 
    <div>
      div3_o_r1&lt;=1'b1; 
    </div> 
    <div>
      else 
    </div> 
    <div>
      div3_o_r1&lt;=1'b0; 
    </div> 
    <div>
      end 
    </div> 
    <div>
      reg div2hz_o_r; 
    </div> 
    <div>
      reg [25:0] div2hz_cnt; 
    </div> 
    <div>
      always@(posedge clk_i or negedge rst_n_i) 
    </div> 
    <div>
      begin 
    </div> 
    <div>
      if(!rst_n_i) 
    </div> 
    <div>
      div2hz_cnt&lt;=0; 
    </div> 
    <div>
      else if(div2hz_cnt&lt;26'd50_000000) 
    </div> 
    <div>
      div2hz_cnt&lt;=div2hz_cnt+1'b1; 
    </div> 
    <div>
      else 
    </div> 
    <div>
      div2hz_cnt&lt;=0; 
    </div> 
    <div>
      end 
    </div> 
    <div>
      always@(posedge clk_i or negedge rst_n_i) 
    </div> 
    <div>
      begin 
    </div> 
    <div>
      if(!rst_n_i) 
    </div> 
    <div>
      div2hz_o_r&lt;=0; 
    </div> 
    <div>
      else if(div2hz_cnt==26'd24_999999 || div2hz_cnt==26'd49_999999) 
    </div> 
    <div>
      div2hz_o_r&lt;=~div2hz_o_r; 
    </div> 
    <div>
      else 
    </div> 
    <div>
      div2hz_o_r&lt;=div2hz_o_r; 
    </div> 
    <div>
      end 
    </div> 
    <div>
      assign div2_o=div2_o_r; 
    </div> 
    <div>
      assign div3_o=div3_o_r0 | div3_o_r1; 
    </div> 
    <div>
      assign div4_o=div4_o_r; 
    </div> 
    <div>
      assign div8_o=div8_o_r; 
    </div> 
    <div>
      assign div2hz_o=div2hz_o_r; 
    </div> 
    <div>
      ila_0 ila_0_0 ( 
    </div> 
    <div>
      .clk(clk_i), // input wire clk 
    </div> 
    <div>
      .probe0(div2hz_o), // input wire [0:0]&nbsp;&nbsp;probe0&nbsp;&nbsp; 
    </div> 
    <div>
      .probe1({div2_o,div3_o,div4_o,div8_o}) // input wire [3:0]&nbsp;&nbsp;probe1 
    </div> 
    <div>
      ); 
    </div> 
    <div>
      endmodule 
    </div></td> 
  </tr> 
 </tbody> 
</table>

**9.7行为仿真**9.7.1创建多路分频器工程

Step1:创建工程

![806931-20170209194232182-1710848516.jpg][]

Step2:欢迎界面直接单击NEXT

![806931-20170209194232713-204466766.jpg][]

Step3:工程名字命名为Divider\_Multiple，并且设置保存的路径，单击NEXT

![806931-20170209194233197-292363086.jpg][]

Step4:新建一个RTL 工程，并且勾选不要添加源文件，单击NEXT

![806931-20170209194233885-1319815419.jpg][]

Step5:由于MIZ702和ZEDBOARD是兼容的，因此直接选择ZEDBOARD硬件开发包作为我们MIZ702的开发包。这样可以省去很多麻烦，达到事半功倍的目的。单击NEXT

![806931-20170209194235244-942010162.jpg][]

Step6:最后单击Finish 完成工程的创建

![806931-20170209194235963-1996090346.jpg][]

9.7.2添加仿真文件

Step1:单击Add Sources添加仿真文件

![806931-20170209194236291-1005627440.jpg][]

Step2:单击Add Sources添加仿真文件

![806931-20170209194236744-547874692.jpg][]

Step3:单击 Add files 把仿真文件添加进来

![806931-20170209194237229-1968634997.jpg][]

Step4:单击 Add files 把仿真文件添加进来

![806931-20170209194237713-2041350668.jpg][]

Step5:仿真文件源码

Step6:单击 Simulation Settings对仿真参数做一些设置

![806931-20170209194238010-873138909.jpg][]

Step7:单击 Simulation 设置仿真时间为1000ms

![806931-20170209194238776-525087860.jpg][]

9.7.3行为级仿真

Step1:单击 Run Simulation

![806931-20170209194239260-1541024171.jpg][]

Step2:计算机CPU会模拟FPGA的运行，1000ms运行来说通常需要几分钟时间。具体时间和CPU的配置有很大关系。

Step3:仿真结束后查看波形，为了观察方便，右击窗口选择float

![806931-20170209194239776-1385779946.jpg][]

Step4:使用放大工具放大后观察

![806931-20170209194240213-142903439.jpg][]

Step5:使用放大工具放大后观察

![806931-20170209194240713-523995169.jpg][]

Step6:断点观察更多信号

1、打开divider\_multiple.v文件只要是显示红色圆圈的位置就是可以设置断点，单击红色圆圈。

2、单击运行

3、可以看到红色线框内有很多信号了，这些就是内部的运行信号，可以让我们观察程序更加仔细。

![806931-20170209194241322-1838065752.jpg][]

Step7:用鼠标单击这个几个信号，然后右击后单击Add To Wave Window

![806931-20170209194241994-2133633656.jpg][]

Step8:可以看到我们添加进来的三个寄存器变量

![806931-20170209194242463-68976978.jpg][]

Step9:重新仿真 按钮1是初始化仿真 按钮2是仿真开始 按钮3是仿真到设置时间

1、去掉刚才设置的断点

2、单击1处按钮重新加载初始化仿真

3、设置仿真时间为1000ms

4、单击3处按钮

![806931-20170209194243166-1099566565.jpg][]

Step10:重新仿真后结果

![806931-20170209194243963-116127535.jpg][]

Step11:设置观察的数据类型

1、首先选择一个要观察的变量

2、右击选择Radix

3、假设选择Binary以二进制形式观察

![806931-20170209194244822-959159272.jpg][]

Step12:设置好后的效果

![806931-20170209194245479-580238226.jpg][]

**9.8综合 Synthesis**9.8.1添加文件

Step1:把Divider\_multiple.v添加进来，并且创建xdc管脚约束文件

![806931-20170209194245994-493433493.jpg][]

XDC约束文件

9.8.2综合并查看报告

Step1:点击综合按钮

![806931-20170209194246338-928051203.jpg][]

Step2:综合完成后通过查看报告看资源的利用情况

![806931-20170209194246729-1548919305.jpg][]

可以看到这个工程只是利用到了很少一部分资源

![806931-20170209194247432-1441687178.jpg][]

9.8.3综合时序仿真

Step1:单击Run Simulation 选择 Run Post-synthesis Timing Simulation

![806931-20170209194247932-711081576.jpg][]

Step2:观察波形可以清晰看到综合后仿真加入了延迟更加接近实际芯片的运行情况

![806931-20170209194248479-1368128735.jpg][]

**9.9执行Implementation**9.9.1执行并查看报告

Step1:点击执行按钮

![806931-20170209194248885-2053936303.jpg][]

Step2:执行运行完毕后再次单击

![806931-20170209194249244-1651213906.jpg][]

Step3:查看执行运行完毕后的报告,执行完成后的报告比综合后的报告相比，是精确的分析和评估

![806931-20170209194249807-1357620598.jpg][]

Step4:点开Table可以看到使用的资料的具体参数

![806931-20170209194250385-1726212653.jpg][]

Step5:查看执行完后的时序约束报告

![806931-20170209194252010-1732227323.jpg][]

时序约束报告是FPGA开发中很重要的一项参数，所以必须看一下是否有违反时序约束的情况。可以看到有一些黄色的waring。在这里不会影响我们的输出结果，因为我们这输出并没有做时序约束。但是如果要输出很严格的时序就需要加上时序约束。

**9.9.2布局布线后时序仿真**

Step1:单击Run Simulation 选择 Run Post-Implementation Timing Simulation

![806931-20170209194252463-1090001776.jpg][]

Step2:观察波形可以清晰看到布局布线后仿真加入了延迟这要比综合后的时序更加接近真实的情况

![806931-20170209194252901-1589219365.jpg][]

**9.10 VIVADO在线逻辑分析仪使用**9.10.1 IP Catalog添加IA ip core

Step1: 单击IP Catalog

![806931-20170209194253213-1147564260.jpg][]

Step2: 打开Debug & Verification > Debug ->双击 ILA

![806931-20170209194253791-51616065.jpg][]

Step3:游标General Options设置如下

1、Number of probes 2 为设置需要观察信号的组为2组，因为我们准备1组放触发信号，1组放普通观察的信号

2、Sample Data Depth 1024 设置采样的深度，这是需要消耗FPGA的BRAM的BRAM越大可以设置的采样深度就越大，当然编译速度会降低。

![806931-20170209194254447-1495406881.jpg][]

Step4:游标Probe\_Ports设置如下

Probe Port 探针类似示波器的表笔，只是这里是在FPGA内部，我们设置了Probe0用来检查2HZ的信号，Probe1用来检测另外4个分频信号。

设置好后单击OK关闭窗口

![806931-20170209194255041-896565122.jpg][]

Step5: 直接单击Generate

![806931-20170209194255526-1074318692.jpg][]

Step6: 可以看到ila这个逻辑分析仪的IP添加进来了

![806931-20170209194256041-725811923.jpg][]

Step7:切换IP Sources游标下，然后双击 ila\_0.veo 打开调用的接口模版

![806931-20170209194256541-1025687911.jpg][]

Step8:IP接口调用模版打开后，可以看到这是一个IP接口，显然我们只要把需要被检测的信号根据前面的设置填进去就可以了。 clk就是采样时钟，probe0就是2HZ信号，proble1就是其他需要被观察的信号。

![806931-20170209194256932-988897171.jpg][]

修改，并且嵌入到顶层文件中

9.10.2 逻辑分析仪抓取的信号

设置好逻辑分析仪，需要抓取的信号为

div2\_o\_r,

div3\_o\_r,

div3\_o\_r0,

div3\_o\_r1,

div4\_o\_r,

div8\_o\_r。

逻辑分析仪抓取的信号如下图所示。

![806931-20170209194257385-390708000.jpg][]

9.10.3 逻辑分析仪使用

![806931-20170209194258010-2098534616.jpg][]

区域1：设置采样的启动停止，和采样的方式

区域2：设置触发信号

区域3：被观察的信号名字

区域4：被观察的信号波形

区域5：触发模式设置

区域6：触发设置

那么我们主要使用的有1、2、3、4这个几个区域。

9.11小结

本章全面介绍了VIVADO的FPGA开发流程规范。包括了程序设计、行为仿真、综合过程、综合后时序仿真、执行过程、执行后仿真、FPGA资源的利用情况分析、利用VIVADO自带的逻辑分析仪抓取信号波形，进行分析、IAL逻辑分析仪IP的使用和设置。本章非常适合从ISE转向VIVADO开发的工程，或者ALTERA开发转向XILINX 开发的工程师、或者没有FPGA开发基础的初学者。

[转载原文出处][Link 1]：

http://www.osrc.cn/forum.php?mod=viewthread&tid=1350&extra=page%3D1%26filter%3Dtypeid%26typeid%3D44

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