单片机超频之PLL锁相环设置

野性酷女 2022-06-12 01:00 283阅读 0赞

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## 单片机超频之PLL锁相环设置 ##

(2011-04-12 08:35:42)

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什么是锁相环呢？  
MCU的支撑电路一般需要外部时钟来给MCU提供时钟信号，而外部时钟的频率可能偏低，为了使系统更加快速稳定运行，需要提升系统所需要的时钟频率。这就得用到锁相环了。例如MCU用的外部晶振是16M的无源晶振，则可以通过锁相环PLL把系统时钟倍频到24M，从而给系统提供更高的时钟信号，提高程序的运行速度。 51单片机，AVR单片机内部没有锁相环电路，其系统时钟直接由外部晶振提供。而XS128内部集成了锁相环电路，其系统时钟既可由外部晶振直接提供，也可以通过锁相环倍频后提供，当然，还有由XS128内部的时钟电路来提供（当其它来源提供的系统时钟不稳定时，内部时钟电路就起作用了，也就是自时钟模式）。  
锁相环作为一个提供系统时钟的模块，是一个基本的模块，几乎每次编程序都得用到。下面记一下怎样配置锁相环来设定想要的系统时钟。  
锁相环PLL、自时钟模式和前面说的实时中断RTI、看门狗COP都属于系统时钟与复位CRG中的模块，固前面用到的寄存器，这里有些会再用到。  
在程序中配置锁相环的步骤如下：  
第一、禁止总中断；  
第二、寄存器CLKSEL的第七位置0，即CLKSEL\_PLLSEL=0。选择时钟源为外部晶振OSCCLK，在PLL程序执行前，内部总线频率为OSCCLK/2。  
CLKSEL\_PLLSEL=0时，系统时钟由外部晶振直接提供，系统内部总线频率=OSCCLK/2（OSCCLK为外部晶振频率）。CLKSEL\_PLLSEL=1时，系统时钟由锁相环提供，此时系统内部总线频率=PLLCLK/2 （PLLCLK为锁相环倍频后的频率）。  
第三、禁止锁相环PLL，即PLLCTL\_PLLON=0。  
当PLLCTL\_PLLON=0时，关闭PLL电路。当PLLCTL\_PLLON=1时，打开PLL电路。  
第四、根据想要的时钟频率设置SYNR和REFDV两个寄存器。  
SYNR和REFDV两个寄存器专用于锁相环时钟PLLCLK的频率计算，计算公式是：  
PLLCLK=2\*OSCCLK\*(SYNR+1)/(REFDV+1)  
其中，PLLCLK为PLL模块输出的时钟频率；OSCCLK为晶振频率；SYNR、REFDV分别为寄存器SYNR、REFDV中的值。这两个寄存器只有在PLLSEL=0时才能够写入（这里就是第二步的设置原因所在了）。  
第五、打开PLL，即PLLCTL\_PLLON=1。  
第六、CRGFLG\_LOCK位，确定PLL是否稳定。  
当锁相环PLL电路输出的频率达到目标频率的足够小的误差范围内时，LOCK位置1，此时说明PLLCLK已经稳定，可以作为系统的时钟了。该位在正常情况下为只读位。  
第七、PLLCLK稳定后，允许锁相环时钟源PLLCLK为系统提供时钟，即CLKSEL\_PLLSEL=1。  
到这里，锁相环的设置就完毕了。  
如果想更灵活地配置系统时钟，就还得用到下面的寄存器了，下面逐一说说：  
1、CRGFLG\_LOCKIF 锁相环的中断标志位。当系统时钟因为稳定或不稳定而导致LOCK位（上面已提到）变化时，该位置1。此时，如果CRGINT\_LOCKIE=1，则产生中断。CRGINT\_LOCKIE=1时，则允许产生锁相环锁定中断。CRGINT\_LOCKIE=0时，则不允许。  
2、CLKSEL\_PLLWAI是等待模式PLL停止位。当CLKSEL\_PLLWAI=1时，系统进入等待模式时，锁相环PLL停止工作。当CLKSEL\_PLLWAI=0时，系统进入等待模式时，锁相环PLL仍然工作。  
下面顺便说一下与自时钟模式相关的几个寄存器：  
CRGFLG\_SCMIF 自时钟模式中断标志位。当SCM位变化时，该位置1。此时，如果CRGINT\_SCMIE=1，则产生中断。  
CRGFLG\_SCM自时钟模式状态位。当晶振频率不稳定时，该位置1，系统会进入自时钟模式，系统的时钟将由自时钟模式下的时钟提供。  
CRGINT\_SCMIE 自时钟模式中断的使能位。当CRGINT\_SCMIE=1时，允许产生自时钟模式中断。当CRGINT\_SCMIE=0时，不能产生自时钟模式中断。  
PLLCTL\_SCME 自时钟模式使能位。在自时钟模式下，该位不能被清0。PLLCTL\_SCME=1时，晶振时钟失灵系统将强制进入自时钟模式。当PLLCTL\_SCME=0时，晶振失灵将导致时钟监控器复位。  
下面附一条锁相环的初始化程序;  
void MCUInit()  
\{  
DISABLE\_INTERRUPTS;//(1)禁止总中断  
CLKSEL &= 0x7f;//(2)CLKSEL的第7位置0，选择系统时钟源为OSCCLK  
PLLCTL &= 0xbf;// (3)禁止PLL , PLLCTL.6(pllon)设为0;先关闭PLL  
SYNR = 0x01;//(4)根据需要的时钟频率设置SYNR和REFDV寄存器  
REFDV = 0x00;  
PLLCTL |= (1<<6);//(5)打开PLL, PLLCTL.6(pllon)设为1;开PLL  
while (( CRGFLG&0x08) == 0x00);//(6)通过判断LOCK位，  
//确定PLL是否稳定  
CLKSEL |= (1<<7);//(7)时钟频率稳定后，允许锁相环时钟源作为系统时钟源；  
//本句执行后:BusClock=PLLCLK/2  
\}

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