Verilog练习（一）——分频器（偶数倍）

╰半夏微凉° 2022-05-29 02:51 555阅读 0赞

# module： #

module four_div (Q, clear,clk,div_num);  //偶数倍分频，div_num表示分频倍数
      
      output Q;
      input [3:0] div_num;
      input clear,clk;
      
      reg Q;
      reg [3:0] count;
      
      always@(posedge clk or posedge clear)
      begin
        if(clear)
          begin
            Q <= 1'd0;
            count <= 4'd0;
          end
        else 
          begin
            if(count == (div_num/2)-1)
              begin
                count <= 0;
                Q <= ~Q;
              end
            else
              begin
                count <=count + 1;     
                Q <= Q;
              end
          end
      end
    endmodule

测试文件：

`timescale 1ns/1ns  
    
    module four_div_text;
      
      reg clk;
      reg clear;
      reg[3:0] div_num;
      wire Q;
      
      four_div m1 (.clk(clk), .clear(clear), .Q(Q), .div_num(div_num));
      
      always #10 clk = ~clk;  /*"#10"is a half of one period.
      frequency:f=1/T=1/20*10^-9=5*10^7Hz=50MHz*/
      
      initial 
        begin
          clk = 0;
          clear = 1;
          div_num = 3;
          #10 clear = 0;
          #1000 $stop;
        end
    endmodule

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