1/2分频器的设计和仿真

缺乏、安全感 2021-11-08 22:32 334阅读 0赞

![watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzQxNTg3NjEy_size_16_color_FFFFFF_t_70][]若对你有用，记得点赞、关注我哦！

[计算机组成原理期末复习【超实用】][Link 1]

[一位全加器的设计与仿真][Link 2]

[四位全加器的设计与仿真][Link 3]

[简单运算器的设计与仿真][Link 4]

[八位比较器的设计与仿真][Link 5]

[四选一多路选择器的设计与仿真][Link 6]

**1. 实验题目**

1/2分频器的设计和仿真

**2. 实验目的**

设计一个 1/2 分频器，并进行仿真测试。

**3. 实验要求**

实现 1/2 分频器的分频、复位功能。

**4. 程序代码**

VerilogHDL代码：
    module half_clk_dai(
        clk_in,
        rst,
        clk_out
        );
    input clk_in;
    input rst;
    output clk_out;
    reg clk_out;
    always @(posedge clk_in or negedge rst)
      begin
        if(!rst)
          clk_out<=0;
        else
          clk_out<=~clk_out;
      end
    endmodule
    
    Test bench仿真代码：
    `timescale 1ns/1ns  
    module main;  
      reg clk_in;
      reg rst; 
      initial
      begin
        clk_in=1;
        rst=1;
        #1000
        rst=0;
        #1000
        rst=1;
      end    
      always #200 clk_in=~clk_in;
      half_clk_dai dai1(
        .clk_in(clk_in),
        .rst(rst),
        .clk_out(clk_out)
      );
    endmodule

**5. 实验结果**

![watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzQxNTg3NjEy_size_16_color_FFFFFF_t_70 1][]

1/2分频器在波形图上显示的作用是改变频率，当输入一个周期，我们令输出在它的上升沿时发生跳转，这样原本输入周期一个周期内跳转两次，得到的输出在这个周期内只跳转一次。

同时，有一个控制信号控制这个过程的发生，当它为0时，这个动作不发生；当它为1的时候，这个动作发生。

[watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzQxNTg3NjEy_size_16_color_FFFFFF_t_70]: /images/20211108/3c675a3acb224c99bdeb404045a2e35e.png
[Link 1]: https://blog.csdn.net/qq_41587612/article/details/96769076
[Link 2]: https://blog.csdn.net/qq_41587612/article/details/98616952
[Link 3]: https://blog.csdn.net/qq_41587612/article/details/98620678
[Link 4]: https://blog.csdn.net/qq_41587612/article/details/98634060
[Link 5]: https://blog.csdn.net/qq_41587612/article/details/98635031
[Link 6]: https://blog.csdn.net/qq_41587612/article/details/98636360
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