一位全加器的设计与仿真

灰太狼 2021-11-08 16:42 356阅读 0赞

![watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzQxNTg3NjEy_size_16_color_FFFFFF_t_70][]若对你有帮助，记得点赞、关注我哦！

[计算机组成原理期末复习【超实用】][Link 1]

[八位比较器的设计与仿真][Link 2]

[四位全加器的设计与仿真][Link 3]

[简单运算器的设计与仿真][Link 4]

[1/2分频器的设计和仿真][1_2]

[四选一多路选择器的设计与仿真][Link 5]

**1. 实验题目**

一位全加器的设计与仿真

**2. 实验目的**

设计一个一位全加器模型并编写测试程序进行仿真测试。

**3. 实验要求**

设计模块名称 fulladd，输入端口 a，b，c\_in。输出端口 sum,c\_out。编写的测试程序要保证测试充分。

利用公式：

• sum = a⊕b⊕c\_in

• c\_out =ab + (a⊕b) c\_in

**4. 程序代码**

VerilogHDL代码：
    module full_adder(a,b,c_in,c_out,sum);
      input a,b,c_in;
      output c_out,sum;
      wire sum,c_out;
      assign {c_out,sum}=a+b+c_in;
    endmodule
    
    Test bench仿真代码：
    `timescale 1ns/1ns
    module full_adder_tb;
      reg a,b,c_in;
      wire c_out,sum;
      integer i,j;
      parameter delay=100;
      full_adder U1(a,b,c_in,c_out,sum);
      initial
      begin
        a=0;b=0;c_in=0;
        for(i=0;i<2;i=i+1)
        for(j=0;j<2;j=j+1)
        begin
          a=i;b=j;c_in=0;
          #delay;
        end
        for(i=0;i<2;i=i+1)
        for(j=0;j<2;j=j+1)
        begin
          a=i;b=j;c_in=1;
          #delay;
        end
      end
    endmodule

**5. 运行结果**

![watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzQxNTg3NjEy_size_16_color_FFFFFF_t_70 1][]

全加器包含两个半加器和一个或门，半加器的端口a和b分别是两位相加的二进制输入信号，C是进位输出信号，构成的全加器中，A、B、C分别是该一位全加器的三个二进制输入端，Ci是进位端，Si是相加和输出信号的和，下面是波形图所对应的真值表：

<table style="width:500px;"> 
 <tbody> 
  <tr> 
   <td colspan="3">信号输入端</td> 
   <td colspan="2">信号输出端</td> 
  </tr> 
  <tr> 
   <td>Ai</td> 
   <td>Bi</td> 
   <td>Ci</td> 
   <td>Si</td> 
   <td>Ci</td> 
  </tr> 
  <tr> 
   <td>0</td> 
   <td>0</td> 
   <td>0</td> 
   <td>0</td> 
   <td>0</td> 
  </tr> 
  <tr> 
   <td>0</td> 
   <td>0</td> 
   <td>1</td> 
   <td>1</td> 
   <td>0</td> 
  </tr> 
  <tr> 
   <td>0</td> 
   <td>1</td> 
   <td>0</td> 
   <td>1</td> 
   <td>0</td> 
  </tr> 
  <tr> 
   <td>0</td> 
   <td>1</td> 
   <td>1</td> 
   <td>0</td> 
   <td>1</td> 
  </tr> 
  <tr> 
   <td>1</td> 
   <td>0</td> 
   <td>0</td> 
   <td>1</td> 
   <td>0</td> 
  </tr> 
  <tr> 
   <td>1</td> 
   <td>0</td> 
   <td>1</td> 
   <td>0</td> 
   <td>1</td> 
  </tr> 
  <tr> 
   <td>1</td> 
   <td>1</td> 
   <td>0</td> 
   <td>0</td> 
   <td>1</td> 
  </tr> 
  <tr> 
   <td>1</td> 
   <td>1</td> 
   <td>1</td> 
   <td>1</td> 
   <td>1</td> 
  </tr> 
 </tbody> 
</table>

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[Link 1]: https://blog.csdn.net/qq_41587612/article/details/96769076
[Link 2]: https://blog.csdn.net/qq_41587612/article/details/98635031
[Link 3]: https://blog.csdn.net/qq_41587612/article/details/98620678
[Link 4]: https://blog.csdn.net/qq_41587612/article/details/98634060
[1_2]: https://blog.csdn.net/qq_41587612/article/details/98635716
[Link 5]: https://blog.csdn.net/qq_41587612/article/details/98636360
[watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3FxXzQxNTg3NjEy_size_16_color_FFFFFF_t_70 1]: /images/20211108/a4ef3223b86743d3adbdafe535a25f24.png