并发：Java内存模型的基础。

叁歲伎倆 2024-02-19 13:40 31阅读 0赞

## 并发编程模型的两个关键问题 ##

在并发编程中，需要处理两个关键问题：线程之间如何通信及线程之间如何同步（这里的吸纳成是指并发执行的活动实体）。通信是指线程之间以何种机制来交换信息。在命令式编程中，线程之间的通信机制有两种：共享内存和消息传递。

在共享内存的并发模型里，线程之间共享程序的公共状态，通过写-读内存中的公共状态进行隐式通信。在消息传递的并发模型里，线程之间没有公共状态，线程之间必须通过发送消息来显式进行通信。

同步是指程序中用于控制不同线程间操作发生相对顺序的机制。在共享内存并发模型里，同步是显式进行的。程序员必须显式指定某个方法或某段代码需要在线程之间互斥执行。在消息传递的并发模型里，由于消息的发送必须在消息的接收之前，因此同步是隐式进行的。

Java的并发采用的是共享内存模型，Java线程之间的通信总是隐式进行，整个通信过程对程序员完全透明。如果编写多线程程序的Java程序员不理解隐式进行的线程之间通信的工作机制，很可能会遇到各种奇怪的内存可见性问题。

## Java内存模型的抽象结构 ##

在Java中，所有实例域、静态域和数组元素都存储在堆内存中，堆内存在线程之间共享（本文用“共享变量”这个术语代指实例域、静态域和数组元素）。局部变量、方法定义参数和异常处理器参数不会在线程之间共享，他们不会有内存可见性问题，也不受内存模型的影响。

Java线程之间的通信由Java内存模型（本文简称为JMM）控制，JMM决定一个线程对共享变量的写入何时对另一个线程可见。从抽象的角度来看，JMM定义了线程和主内存之间的抽象关系：线程之间的共享变量存储在主内存中，每个线程都有一个私有的本地内存，本地内存中存储了该线程以读/写共享变量的副本。本地内存是JMM的一个抽象概念，并不真实存在。他覆盖了缓存、写缓冲区、寄存器以及其他的硬件和编译器优化。Java内存模型的抽象示意图如下所示。

![watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L2VuX2pva2Vy_size_16_color_FFFFFF_t_70][]

从上图来看，如果线程A与线程B之间要通信的话，必须要经历下面2个步骤。

1.  线程A把本地内存A中更新过的共享变量刷新到主内存中去。
2.  线程B把主内存中去读取线程A之前已更新过的共享变量。

下面通过示意图来说明这两个步骤。

![watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L2VuX2pva2Vy_size_16_color_FFFFFF_t_70 1][]

如上图所示，本地内存A和本地内存B由主内存中共享变量x的副本。假设初始时，这3个内存中的x值都为0。线程A在执行时，把更新后的x值（假设值为1）临时存放在自己的本地内存A中。当线程A和线程B需要通信时，线程A首先会把自己本地内存中修改后的x值刷新到主内存中，此时主内存中的x值变为了1。随后，线程B到主内存中去读取线程A更新后的x值，此时线程B的本地内存的x值变味了1。

从整体来看，这两个步骤实质上是线程A在向线程B发送消息，而且这个通信过程必须要经过主内存与每个线程的本地内存之间的交互，来为Java程序员提供内存可见性保证。

## 从源代码到指令序列的重排序 ##

在执行程序时，为了提高性能，编译器和处理器常常会对指令做重排序。重排序分3种类型。

1.  编译器优化的重排序。编译器在不改变单线程程序语义的前提下，可以重新安排语句的执行顺序。
2.  指令级并行的重排序。现代处理器采用了指令级并行技术（ILP）来将多条指令重叠执行。如果不存在数据依赖性，处理器可以改变语句对应机器指令的执行顺序。
3.  内存系统的重排序。由于处理器使用缓存和读/写缓冲区，这使得加载和存储操作看上去可能是在乱序执行。

从Java源代码到最终实际执行的指令序列，会分别经历下面3种重排序，如下所示。

![20181122141723246.png][]

上述的1属于编译器重排序，2和3属于处理器重排序。这些重排序可能会导致多线程程序出现内存可见性问题。对于编译器，JMM的编译器重排序规则会禁止特定类型的编译器重排序（不是所有的编译器排序都要禁止）。对于处理器重排序，JMM的处理器重排序规则会要求Java编译器在生成指令序列时，插入特定类型的内存屏障指令，通过内存屏障指令来禁止特定类型的处理器重排序。

JMM属于语言级的内存模型，他确保在不同的编译器和不同的处理器平台之上，通过禁止特定类型的编译器重排序和处理器重排序，为程序员提供一致的内存可见性保证。

## 并发编程模型的分类 ##

现代的处理器使用写缓冲区临时保存向内存写入的数据。写缓冲区可以保证指令流水线持续运行，他可以避免由于处理器停顿下来等待向内存写入数据而产生的延迟。同时，通过以批处理的方式刷新写缓冲区，以及合并写缓冲区中对同一内存地址的多次写，减少对内存总线的占用。虽然写缓冲区有这么多好处，但每个处理器上的写缓冲区，仅仅对他所在的处理器可见。这个特性会对内存操作的执行顺序产生重要的影响：处理器对内存的读/写操作的执行顺序，不一定与内存实际发生的读/写操作顺序一致。为了具体说明，请看下面的表。

<table> 
 <tbody> 
  <tr> 
   <td>示例项</td> 
   <td>Processor A</td> 
   <td>ProcessorB</td> 
  </tr> 
  <tr> 
   <td>代码</td> 
   <td> <p>a=1; //A1</p> <p>x=b; //A2</p> </td> 
   <td> <p>b=2; //B1</p> <p>y=a; //B2</p> </td> 
  </tr> 
  <tr> 
   <td>运行结果</td> 
   <td colspan="3"> <p>初始状态：a=b=0</p> <p>处理器允许执行后得到的结果：x=y=0</p> </td> 
  </tr> 
 </tbody> 
</table>

假设处理器A和处理器B按程序的顺序并行执行内存访问，最终可能得到x=y=0的结果。具体的原因如下所示。

![watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L2VuX2pva2Vy_size_16_color_FFFFFF_t_70 2][]

这里处理器A和处理器B可以同时把共享变量写入自己的写缓冲区(A1,B1)，然后从内存中读取另一个共享变量（A2,B2），最后才把自己写缓存区中保存的脏数据刷新到内存中(A3,B3)。当以这种时序执行时，程序就可以得到x=y=0的结果。

从内存操作实际发生的顺序来看，直到处理器A执行A3来刷新自己的写缓存区，写操作A1才算真正执行了。虽然处理器A执行内存操作的顺序为：A1→A2，但内存操作实际发生的顺序却是A2→A1。此时，处理器A的内存操作顺序被重排序了。

这里的关键是，由于写缓存区仅对自己的处理器可见，他会导致处理器执行内存操作的顺序可能会与内存实际的操作执行顺序不一致。由于现代的处理器都会使用写缓冲区，因此贤弟啊的而处理器都会允许对写-读操作进行重排序。

下表是常见处理器允许的重排序类型的列表。

<table> 
 <thead> 
  <tr> 
   <th>规则</th> 
   <th>Load-Load</th> 
   <th>Load-Store</th> 
   <th>Store-Store</th> 
   <th>Store-Load</th> 
   <th>数据依赖</th> 
  </tr> 
 </thead> 
 <tbody> 
  <tr> 
   <td>SPARC-TSO</td> 
   <td>N</td> 
   <td>N</td> 
   <td>N</td> 
   <td>Y</td> 
   <td>N</td> 
  </tr> 
  <tr> 
   <td>x86</td> 
   <td>N</td> 
   <td>N</td> 
   <td>N</td> 
   <td>Y</td> 
   <td>N</td> 
  </tr> 
  <tr> 
   <td>IA64</td> 
   <td>Y</td> 
   <td>Y</td> 
   <td>Y</td> 
   <td>Y</td> 
   <td>N</td> 
  </tr> 
  <tr> 
   <td>PowerPC</td> 
   <td>Y</td> 
   <td>Y</td> 
   <td>Y</td> 
   <td>Y</td> 
   <td>N</td> 
  </tr> 
 </tbody> 
</table>

注意，上表中的“N”表示处理器不允许两个操作重排序，“Y”表示允许重排序。

从上表我们可以看出：常见的处理器都允许Store-Load重排序；常见的处理器都不允许对存在数据依赖的操作做重排序。sparc-TSO和X86拥有相对较强的处理器内存模型，他们仅允许对写-读操作做重排序。（因为他们都使用了写缓冲区）。

注意：

*  sparc-TSO是指以TSO内存模型运行时sparc处理器的特性。
 *  X86包括X64及AMD64。
 *  ARM处理器的内存模型与PowerPC处理器的内存模型非常相似。

为了保证内存可见性，Java编译器在生成指令序列的适当位置会插入内存屏障指令来禁止特定类型的处理器重排序。JMM把内存屏障指令分为4类，如下表所示。

<table> 
 <thead> 
  <tr> 
   <th>屏障类型</th> 
   <th>指令示例</th> 
   <th>说明</th> 
  </tr> 
 </thead> 
 <tbody> 
  <tr> 
   <td>LoadLoad Barriers</td> 
   <td>Load1;LoadLoad;Load2</td> 
   <td>确保Load1数据的装载先于Load2及所有后续装载指令的装载</td> 
  </tr> 
  <tr> 
   <td>StoreStore Barriers</td> 
   <td>Store1;StoreStore;Store2</td> 
   <td>确保Store1数据对其他处理器可见（刷新到内存）先于Store2及所有后续存储指令的存储</td> 
  </tr> 
  <tr> 
   <td>LoadStore Barriers</td> 
   <td>Load1;LoadStore;Store2</td> 
   <td>确保Load1数据装载先于Store2及所有后续的存储指令刷新到内存</td> 
  </tr> 
  <tr> 
   <td>StoreLoad Barriers</td> 
   <td>Store1;StoreLoad;Load2</td> 
   <td>确保Store1数据对其他处理器变得可见（指刷新到内存）先于Load2及所有后续装载指令的装载。StoreLoad Barriers会使该屏障之前的所有内存访问指令（存储和装载指令）完成之后，才执行该屏障之后的内存访问指令</td> 
  </tr> 
 </tbody> 
</table>

StoreLoad Barriers是一个“全能型”的屏障，他同时具有其他3个屏障的效果。现代的处理器大多支持该屏障（其他类型的屏障不一定被所有处理器支持）。执行该屏障开销会很昂贵，因为当前处理器通常要把写缓冲区中的数据全部刷新到内存中。

[watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L2VuX2pva2Vy_size_16_color_FFFFFF_t_70]: https://image.dandelioncloud.cn/pgy_files/images/2024/01/29/9c4d1a1d993741ed80eaa1df0a69b84b.png
[watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L2VuX2pva2Vy_size_16_color_FFFFFF_t_70 1]: https://image.dandelioncloud.cn/pgy_files/images/2024/01/29/a6ca3ceac8bd49f68f98eda3298b1d96.png
[20181122141723246.png]: https://image.dandelioncloud.cn/pgy_files/images/2024/01/29/81ac5b6f2bdd40e1bffefd9b9893dd67.png
[watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L2VuX2pva2Vy_size_16_color_FFFFFF_t_70 2]: https://image.dandelioncloud.cn/pgy_files/images/2024/01/29/9ba4c254e8274c3b8d254f1ac5a3b557.png