《ADC和DAC的基本架构》----学习记录(一)

桃扇骨 2023-09-24 13:30 112阅读 0赞

# 1 数模转换器 #

## 1.1 DAC基本架构I：DAC串和温度计(完全编码)DAC ##

串 DAC 的起源与开尔文爵士有关，他于 19 世纪中叶发明了`开尔文分压器`。串 DAC 在当今颇受欢迎，特别是在典型分辨率为 6 到 8 位的数字电位计等应用中。温度计 DAC 则相对独立于代码相关的开关毛刺，因而是低失真分段 DAC 和流水线式 ADC 的常用构建模块

### 1.1.1 开关：简单的1位DAC ###

把一个转换开关(单刀双掷 SPDT 开关)看作 `1 位`DAC 是合理的，如图所示，该开关在基准电压与地之间或相等的正负基准电压之间切换输出：

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`图片来源于《ADC和DAC的基本架构》`

这种简单的器件是许多复杂DAC 结构的组成元件， 在过采样应用中， 它用作许多`Σ-Δ 型 DAC`的基本模拟元件。简单的开关也很容易利用标准 CMOS 工艺实现

### 1.1.2 开尔文分压器(串DAC) ###

`开尔文分压器或串 DAC`结构如图所示，这种 DAC 的 N 位版本由 2的N次方个等值串联电阻和 2的N次方个开关(通常为 CMOS)组成，该信号链的每个节点与输出端之间都有一个开关。输出通过闭合其中的一个开关而从适当的抽头获得

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`图片来源于《ADC和DAC的基本架构》`

该架构具有一个电压输出，本身具单调性，即使电阻意外短路，输出n也不会大于输出n+1。如果所有电阻的阻值相等，则它是`线性的`，但如果需要非线性 DAC，也可以故意把它设计成非线性的。在一次跃迁期间仅有两个开关工作，因此它是一种低毛刺架构，同时开关毛刺与代码无关，因而它`非常适合低失真应用`

串 DAC 的`主要缺点`是需要大量电阻和开关才能实现高分辨率，因此它不是常用的简单 DAC 架构，直到最近极小尺寸 IC 特性问世，才使得低中分辨率的 DAC 切实可行。简单的数字电位计，如图所示：

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`图片来源于《ADC和DAC的基本架构》`

电位计的任何一个引脚都`不可能处于5V 或 3V 逻辑电源以外的电位`，但有些电位计具有更复杂的解码器、电平转换器和额外的高压电源引脚，虽然逻辑控制电平很低(3V 或 5V)，但电位计引脚具有大得多的电压范围，某些情况下可能高达±15V

### 1.1.3 电流输出温度计(完全解码)DAC ###

有一种电流输出 DAC 与串 DAC 相似，它由 `2的N次方–1`可开关的电流源(可以是电阻和基准电压源，或者是有源电流源)组成，这些电流源连接到一个输出引脚，该输出引脚必须处于或接近地电位。通常把这种架构称为`“温度计”或“完全解码”DAC`，如图所示，它通过连接到基准电压的电阻来产生电流

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`图片来源于《ADC和DAC的基本架构》`

如果使用有源电流源，如下图所示，输出可能具有更大的顺从性，可以使用一个阻性负载来产生输出电压。负载电阻的选择必须适当，使得在最大输出电流时，输出引脚电压仍然位于额定顺从电压范围内

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`图片来源于《ADC和DAC的基本架构》`

一旦通过提高数字代码将温度计 DAC 中的电流切换到电路中，则数字代码的任何进一步提高都不会再移除该电流。因此，该结构本身`具单调性`，与电流的精度无关。同样，像开尔文分压器一样，只有出现高密度 IC 工艺才能使该架构切实可行地用于实现通用中等分辨率 DAC， 不过高速应用广泛使用的是它的一个略微复杂的版本，如图所示：

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`图片来源于《ADC和DAC的基本架构》`

与开尔文分压器不同，此类电流模式 DAC 没有专用名称，但两种类型均可以称为“温度计”DAC 或“完全解码”DAC

这种 DAC 的`建立时间`仍会随着初始代码和最终代码的不同而变化，导致产生`“码间干扰”(ISI)`。这个问题可以通过更复杂的开关技术来解决，即在变为下一个值之前，输出电流回到 0。注意，虽然输出电流回到 0，但它并未“关断”；不使用时，电流被释放掉，而不是器件被使能或关断

## 1.2 DAC基本架构II：二进制DAC ##

虽然串 DAC 和温度计 DAC 是迄今最为简单的 DAC 架构，但需要高分辨率时，它们绝不是最有效的。`二进制加权 DAC` 每位使用一个开关，成为现代精密和高速 DAC 的支柱架构

### 1.2.1 二进制加权DAC ###

`电压模式`二进制加权电阻DAC如图所示，该DAC的输出阻抗会随着输入代码的不同而改变

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`图片来源于《ADC和DAC的基本架构》`

`电流模式`二进制DAC，`基于电阻`的如下图左所示，`基于电流源`的如下图右所示。这种 N 位 DAC由比例为 1:2:4:8:…:2的N–1次方的 N 个加权电流源组成， 电流源则可以仅由电阻和基准电压源构成。LSB 开关 2的N–1次方电流，MSB 开关 1 电流

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`图片来源于《ADC和DAC的基本架构》`

### 1.2.2 R-2R DAC ###

最常见的 DAC 构建模块结构之一是 `R-2R 梯形电阻网络`，如图所示。它仅使用两种不同值的电阻，阻值之比为 2:1。N 位 DAC 需要 2N 个电阻，调整相当简单，而且要调整的电阻数量相对较少

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`图片来源于《ADC和DAC的基本架构》`

有两种方法可以将 R-2R 梯形电阻网络用作 DAC， 分别称为 `“电压模式” 和 “电流模式”`，有时也分别称为“正常”模式和“反相”模式

`电压模式 R-2R 梯形电阻 DAC`如图所示，电阻梯的“横档”或臂在 VREF与地之间切换，输出从电阻梯的末端获得。输出可以是一个电压，但由于输出阻抗与代码无关，因此输出也可以是一个流入虚拟地的电流

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`图片来源于《ADC和DAC的基本架构》`

**优势：**

*  电压输出
 *  恒定的输出阻抗，使得连接到输出节点的任何放大器都更容易稳定
 *  开关使电阻梯的臂在低阻抗 VREF连接与同样是低阻抗的地之间切换，因此电容毛刺电流一般不会流到负载

**劣势：**

*  开关必须在宽电压范围(VREF至地)内工作
 *  基准电压输入阻抗随着代码而大幅改变，因此基准电压输入必须通过一个非常低的阻抗驱动
 *  增益无法通过与 VREF引脚串联的电阻进行调整

`电流模式 R-2R 梯形电阻 DAC`如图所示，DAC 的增益可以通过 VREF引脚上的串联电阻进行调整，这是因为在电流模式中，电阻梯的末端(具有与代码无关的阻抗)用作 VREF引脚，臂的末端在地(有时是处于地电位的“反相输出”)与输出线(必须保持地电位)之间切换

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`图片来源于《ADC和DAC的基本架构》`

电流模式梯形电阻网络的输出一般连接到一个配置为电流电压(I/V)转换器的运算放大器，但由于 DAC 输出阻抗随着数字代码而变化，该运算放大器的稳定机制变得较为复杂。开关直接连接到输出线，因此其开关毛刺大于电压模式下的开关毛刺。然而，由于电流模式梯形电阻网络的开关始终处于地电位，因此其`设计要求较低`，具体来说，其电压额定值不影响基准电压额定值

在所有 DAC 中，`输出均为基准电压与数字代码的乘积`，如此说来，所有 DAC 都是乘法DAC。但有些 DAC 使用外部基准电压，它可以在很宽的范围内变化。这些才是一般所称的`“乘法 DAC”或 MDAC`，其模拟输出等于模拟输入与数字代码的乘积，它们能在许多不同的应用中发挥重要作用

R-2RDAC 的另一种常见形式是将等电流切换到 R-2R 网络中，如图所示。在该架构中，DAC 的输出阻抗等于 R，此结构常用于高速视频 DAC 中。它的一个独特优势是无论分辨率如何，只需要 2:1 的电阻比

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`图片来源于《ADC和DAC的基本架构》`

如下图所示的DAC 将二进制加权电流切换到负载，输出阻抗较高，这种架构一般具有 1V左右的输出顺从电压

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`图片来源于《ADC和DAC的基本架构》`

## 1.3 DAC基本架构III：分段DAC ##

`分段 DAC` 当我们需要设计一个具有特定性能的 DAC 时，很可能没有任何一种架构是理想的。这种情况下，可以将两个或更多 DAC 组合成一个更高分辨率的 DAC，以获得所需的性能。这些 DAC 可以是同一类型，也可以是不同类型，各 DAC 的分辨率无需相同

原则上，一个 DAC 处理 MSB，另一个 DAC 处理 LSB，其输出以某种方式相加。这一过程称为`“分段”`，这些更复杂的结构称为“分段 DAC”

如图所示两类`分段电压输出DAC`，图中A的架构有时称为 Kelvin-Varley 分压器，由两个或更多“串 DAC”组成。第一级与第二级之间存在缓冲器，因此第二个串 DAC 不会加载第一个串 DAC，该串中的电阻值无需与另一个串中的电阻值相同。然而，各串中的所有电阻必须彼此相等，否则 DAC 将不是线性的

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`图片来源于《ADC和DAC的基本架构》`

也可以不使用第二个电阻串， 而是使用一个二进制 DAC 来产生三个 LSB，如上图B所示。制造极高分辨率的 R-2R 梯形电阻网络非常困难，更确切地说，很难将其调整为单调性

`无缓冲的分段串 DAC 架构`如图所示：

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`图片来源于《ADC和DAC的基本架构》`

两个串中的电阻必须等值，唯一的例外是 MSB 串中的顶端电阻必须较小(其他电阻值的1/2的k次方)， LSB 串具有 2的K次方–1 个电阻，而不是 2的K次方个。由于无缓冲，此`DAC 的输出阻抗随着数字代码的改变而变化`

`分段电流输出 DAC 结构`的两个例子，如图所示。图中A为利用电阻方法实现 7 位DAC，其中 3 个 MSB 通过完全解码获得，4 个 LSB 来自一个 R-2R 网络。图中B为使用电流源的类似实现方案，对于当今的高速重构 DAC，电流源方案是目前最受欢迎的实现方法

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`图片来源于《ADC和DAC的基本架构》`

下图所示为6位DAC由两个完全解码 3 位 DAC 构成，`为使输出毛刺最小`，必须利用并联锁存器同时驱动这些电流开关

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`图片来源于《ADC和DAC的基本架构》`

### 1.3.1 过采样插值DAC ###

`过采样和数字滤波`有助于降低对 ADC 前置的抗混叠滤波器的要求。重构 DAC 可以通过类似的方式运用过采样和插值原理

高过采样速率将镜像频率移动到更高位置，从而可以使用较为简单、成本更低、过渡带更宽的滤波器。`Σ-Δ 型 DAC 架构使用高得多的过采样速率`，将这一原理扩展到极致

`过采样和插值原理也可用于通信领域的高速 DAC`，以便降低对输出滤波器的要求，并利用处理增益提高 SNR

### 1.3.2 重构DAC的输出频谱 ###

重构 DAC 的输出可以表示为一系列矩形脉冲， 其宽度等于时钟速率的倒数，如图所示

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`图片来源于《ADC和DAC的基本架构》`

在奈奎斯特频率 fc/2，重构信号幅度降低 3.92dB，可以使用一个反sin(x)/x 滤波器来补偿此效应

## 1.4 过采样插值DAC ##

`过采样/插值 DAC` 的基本原理如图所示，N 位输入数据字以速率 fc接收。数字插值滤波器以等于过采样频率 Kfc的时钟速率工作，并插入额外的数据点。在奈奎斯特采样频率下如图中A所示，对模拟抗镜像滤波器的要求可能相当高。通过过采样和插值，`可以大大降低对该滤波器的要求`，如图中B所示：

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`图片来源于《ADC和DAC的基本架构》`

### 1.4.1 Σ-Δ 型DAC ###

`Σ-Δ 型 DAC 的工作原理与Σ-Δ 型 ADC 非常相似`，但在Σ-Δ 型 DAC 中，噪声整形功能是利用数字调制器实现的，而不是利用模拟调制器。与Σ-Δ 型 ADC 不同，Σ-Δ 型 DAC 大多是数字式，如下图A所示，由一个“插值滤波器”、一个Σ-Δ 型调制器和一个 1 位 DAC 组成，该 DAC 的输出在等值正负基准电压之间切换。输出在外部模拟低通滤波器(LPF)中滤波，由于过采样频率很高，该 LPF 的复杂度远低于传统奈奎斯特采样频率下的情况

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`图片来源于《ADC和DAC的基本架构》`

`Σ-Δ 型 DAC 可以使用多位`，上图B所示的“多位”架构，其原理与之前讨论的插值 DAC 相似，不过增加了Σ-Δ 型数字调制器

## 1.5 有意为之的非线性DAC ##

### 1.5.1 非线性DAC和ADC的电信应用 ###

`非线性数据转换器`的最早用途之一是对脉冲码调制(PCM)系统的语音频带信号进行数字化处理。使用非线性 ADC 和 DAC 的动机是为了减少对语音通道进行数字化处理所需的总位数， `从而降低串行传输速率`。非线性6位分段DAC如图所示：

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`图片来源于《ADC和DAC的基本架构》`

图中前 3 位确定 8 个可能弦之一，而每个弦又进一步根据 3 LSB 的定义细分成 8 个相等的等级。3 MSB通过使用非线性串 DAC 产生，而 3 LSB 则使用 3 位二进制 R-2R DAC 产生。8 位 DAC 的非线性传递函数首先分为 16 个具有不同斜率的段(弦)，具体`斜率取决于所需的非线性传递函数`。4 MSB 决定包含所需数据点的段，而每个段又进一步由 8 位字的 4 LSB 细分成 16 个相等的量化级

通用非线性DAC，如图所示：

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`图片来源于《ADC和DAC的基本架构》`

以 μ 法则或 A 法则压缩扩展的输入数据映射成高分辨率 DAC 传递函数上的数据点。这种映射可以通过硬件、软件或固件中的简易查找表来轻松实现。通过使用高分辨率 ADC 对模拟输入信号进行数字化处理，然后使用合适的传递函数将数据点映射到较短字，可以构建出类似的非线性 ADC。这种方法的一项巨大优势在于，无需与以前方法一样使用直线线段对传递曲线进行近似处理，因而精度更高

## 1.6 DAC接口基本原理 ##

### 1.6.1 DAC基准电压 ###

模拟输出`取决于是否存在称为基准电压源的模拟输入`，且基准电压源的精度几乎始终是 DAC 绝对精度的限制因素

各种各样的 ADC 和 DAC 以各种各样的方式支持使用外部基准电压源来替代内部基准电压源，常见配置如图所示：

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`图片来源于《ADC和DAC的基本架构》`

*  图中A所示为需要`外部基准电压源的转换器`，通常建议在 ADC/DAC REFIN 引脚附近添加合适的去耦电容
 *  图中B所示为`内置基准电压源的转换器`，其中基准电压源也引出到器件上的某个引脚，转换器引脚附近放置电容
 *  图中C所示为`采用内部基准电压源但需要额外封装引脚的转换器`，REF OUT 只需外部连接到 REF IN 并根据需要进行去耦
 *  图中D所示为`采用外部基准电压源但需要额外封装引脚的转换器`，REF OUT 保持悬空，且外部基准电压源经过去耦后施加于 REF IN 引脚
 *  图中E所示为`使用单个封装引脚以外部基准电压源来覆盖驱动内部基准电压源的配置`，电阻 R 的值通常为数 kΩ，因此允许通过将低阻抗外部基准电压源连接到 REFOUT/IN 引脚来覆盖驱动内部基准电压源
 *  图中F所示是`如何连接外部基准电压源来覆盖内部基准电压源`

### 1.6.2 DAC模拟输出考虑因素 ###

DAC 的模拟输出可能是电压或电流，两者情况下，可能都需要知道输出阻抗。如果对电压输出进行了缓冲，则输出阻抗将很低。而电流输出和未缓冲的电压输出将存在较高阻抗，并还可能具有电抗性分量以及纯粹的电阻性分量

`理论上，电流输出应当连接到电阻为零欧姆的地电位。在实际应用中，该输出将采用非零阻抗和电压`

理论上，电流输出应当连接到电阻为零欧姆的地电位。在实际应用中，该输出将采用非零阻抗和电压。现代电流输出 DAC 通常具有数个差分输出，以便实现高共模抑制并减少偶数阶失真产物，常见的满量程输出电压范围为 2mA 至 30mA

在许多应用中，需要将 DAC 的差分输出转换成适合驱动同轴线路的单端信号。只要无需低频响应，那么通过 RF 变压器便可轻松地实现这点，如图所示为该方法的典型示例：

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`图片来源于《ADC和DAC的基本架构》`

DAC 的高阻抗电流输出与 50Ω 电阻差分端接，从而将变压器的源阻抗定义为 50Ω。 所得到的差分电压驱动 1:1RF 变压器的初级绕组，从而在次级绕组的输出端产生单端电压。 50ΩLC 滤波器的输出与 50Ω 负载电阻 RL 相匹配， 进而最终产生 1Vp-p 的输出电压。变压器不仅用于将差分输出转换成单端信号，而且还将 DAC 的输出与 LC 滤波器的抗性负载隔离开来，因而可以改善整体失真性能

需要低至 DC 的频率响应时，`可以连接运算放大器作为差分转单端转换器来获取单端输出`，如图所示，运算放大器 AD8055 用于实现高带宽和低失真

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`图片来源于《ADC和DAC的基本架构》`

AD8055 的增益配置为 2，以最终产生 2Vp-p 且以地电压为基准的单端输出电压。注意，由于输出信号摆幅高于/低于地，因此需要采用双电源运算放大器

### 1.6.3 单端电流电压转换 ###

通过使用单个运算放大器作为 I/V 转换器，便可轻松执行单端电流电压转换，如图所示，AD768 的 10mA 满量程 DAC 电流输出可以在 200ΩRF 电阻上产生 0 至+2V 的输出电压

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`图片来源于《ADC和DAC的基本架构》`

通过驱动 AD8055 运算放大器的虚拟地，`可以最大程度地减少因 DAC 输出阻抗中的非线性而导致的任何失真`

### 1.6.4 差分电流转差分电压转换 ###

如果要求从电流输出 DAC 获得缓冲差分电压输出， 则可以使用 AD813x 系列差分放大器，如图所示：

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`图片来源于《ADC和DAC的基本架构》`

DAC 输出电流首先流过 25Ω 电阻而转换成电压。接着，使用 AD8138 将电压放大 5 倍。这项技术用于代替直接 I/V 转换， 从而防止高压摆率 DAC 电流导致放大器过载和引入失真。`必须小心地处理使 DAC 输出电压位于其顺从电压额定值范围之内`

### 1.6.5 DAC数据输入考虑因素 ###

最早的单芯片 DAC 几乎不包含逻辑电路，且数字输入必须维持并行数据，才能维持数字输出。而今，几乎所有 DAC 都会被锁存，且只需向其中写入数据，而不用去维持。有些器件甚至具有非易失性锁存器并可在关断时记住设置。`“双缓冲”DAC具有两组锁存器，数据最初锁存在第一级中，然后传输到第二级`，如图所示：

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`图片来源于《ADC和DAC的基本架构》`

如果 DAC 没有锁存器或具有一个锁存器，则必须以并行方式同时加载所有位，否则其加载期间的输出可能会与其实际内容或目标内容完全不同

**双缓冲DAC优势：**

*  双缓冲 DAC `可以加载并行数据、串行数据、4 位或 8 位字或任何其它内容`，并且在新数据加载完成且 DAC 收到更新指令之前，输出不会受到影响
 *  通过以并行方式驱动所有开关并以 DAC 输出数据速率更新单个锁存器，可以`最大程度地减少各个开关之间的时间偏斜`，可以最大程度地减少毛刺脉冲并改善失真性能
 *  `可以同步更新多个 DAC`。数据依次载入各 DAC 的第一级，当一切就绪之后， 即会同时更新所有 DAC 的输出缓冲器

## 1.7 直接数字频率合成(DDS)基本原理 ##

### 1.7.1 DDS架构基本原理 ###

`直接数字频率合成系统的基本原理`如图所示，该简化模型采用一个稳定时钟来驱动存储正弦波(或其它任意波形)一个或多个整数周期的可编程只读存储器(PROM)。随着地址计数器逐步执行每个存储器位置，每个位置相应的信号数字幅度会驱动 DAC，进而产生模拟输出信号。最终模拟输出信号的频谱纯度主要取决于DAC

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`图片来源于《ADC和DAC的基本架构》`

实际 DDS 系统采用更加灵活有效的方式来实现这一功能，即采用名为数控振荡器(NCO)的数字硬件，如图所示：

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`图片来源于《ADC和DAC的基本架构》`

系统的核心是相位累加器，其内容会在每个时钟周期更新。相位累加器每次更新时，存储在 Δ 相位寄存器中的数字 M 就会累加至相位寄存器中的数字。实际 DDS 系统首先需要执行串行或字节加载序列，以将新的频率字载入内部缓冲寄存器，然后再载入 M 寄存器。`加载 Δ 相位缓冲寄存器所需的时钟周期数决定了输出频率的最大改变速率`

### 1.7.2 DDS系统中的混叠 ###

简单 DDS 系统中可能会产生一种重要的输出频率范围限制。`奈奎斯特准则表明`，时钟频率(采样速率)必须至少为输出频率的两倍。实际最高输出频率限制在约 1/3 时钟频率范围内。如图所示为 DDS 系统中的 DAC 输出，其中输出频率为 30MHz，时钟频率为100MHz

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`图片来源于《ADC和DAC的基本架构》`

重构 DAC 后`必须跟随一个抗混叠滤波器`，以消除较低的图像频率(100–30=70MHz)

### 1.7.3 用作ADC时钟驱动器的DDS系统 ###

DDS 系统(如 AD9850)可以提供产生 ADC 采样时钟的出色方法，尤其适合 ADC 采样频率必须受到软件控制，且锁定至系统时钟的情况，如图所示将DDS系统用作ADC时钟驱动器：

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`图片来源于《ADC和DAC的基本架构》`

DAC 输出电流 IOUT驱动 200Ω、42MHz 的低通滤波器，源和负载阻抗端接，等效负载为 100Ω。滤波器可以消除 42MHz 以上的杂散频率成分。 经过滤波的输出可以驱动 AD9850 内部比较器的一个输入端。DAC 补偿输出电流可以驱动 100Ω 的负载。位于两个输出之间的 100kΩ 电阻分压器输出经过去耦，可以产生参考电压以供内部比较器使用

### 1.7.4 DDS系统中的幅度调制 ###

DDS 系统中的幅度调制可以通过在查找表和 DAC 输入之间放置数字乘法器来实现，如图所示：

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`图片来源于《ADC和DAC的基本架构》`

调制 DAC 输出幅度的另一种方法是改变 DAC 的参考电压。在 AD9850 中，内部参考控制放大器的带宽约为 1MHz。这种方法在输出幅度变化相对较小的情况下非常有效，只要输出信号不超过+1V 的规格即可

## 1.8 数字电位计 ##

数字电位计基础示意图如图所示，在正常串 DAC 配置中，A 端和 B 端连接于基准电压之间，而 W(游标)端则为 DAC 输出。串 DAC 配置中还多出一个 R 电阻，将 A 端与基准电压相连

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`图片来源于《ADC和DAC的基本架构》`

电阻串表示端到端电位计电阻，传统的“DAC 输出”成为数字电位计的游标，电阻串中的电阻数决定着电位计的分辨率或 “步长” ， 目前， 其范围为 32 (5 位)至 1024(10 位)，开关为 CMOS 传输门，可使任何给定步进与输出之间的导通电阻变化降至最低水平，A 端和 B 端上的电压可以是任何值，只要处于电源电压 VDD 和 VSS 之间即可

### 1.8.1 采用小型封装的现代数字电位计 ###

如图所示为采用小型封装的三种数字电位计：

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`图片来源于《ADC和DAC的基本架构》`

图中A所示 的 AD5245 采用 8 引脚 SOT-23 封装，有 256 个位(即 8 位)。工作电源电压的范围为+2.7V 至+5.5V，电源电流的最大值为 8µA，同时`内置一个命令位，用于关断器件，使其进入零功耗状态`

图中B所示 AD5247 与 AD5245 相似，只是它有 128 个位置(7 位)，B 端接地，并且采用的是 SC706 引脚封装。 AD5247 不具备 A0 功能

图中C所示 AD5246 与 AD5245类似，只是它是以可变电阻器连接的，其 W 端和 B 端可供外部使用

### 1.8.2 内置非易失性存储器的数字电位器 ###

数字电位计(如 AD5245、AD5246 和 AD5247)主要用在主动控制应用中，因为它们没有非易失性存储器，如果移除电源，则设置会丢失。多数易失性数字电位计有一种上电预置功能，上电时强制使器件进入中间电平码  
`AD5235 是一款双通道 10 位数字电位计，以片内 E2MEM 存储目标设置`，功能框图如图所示：

![在这里插入图片描述][409608eadb2745489a4c14c07d37b2cf.png_pic_center]  
`图片来源于《ADC和DAC的基本架构》`

AD5235 通过一个标准串行接口可实现多种编程，`支持16 种工作模式和调整模式`，包括暂存区编程、存储器存储和检索、递增/递减、对数抽头调整、游标设置回读以及用户自定义的额外 E2MEM

### 1.8.3 一次性可编程(OTP)数字电位计 ###

AD5172/AD5173 是`双通道 256 位、一次性可编程(OTP)数字电位计`，采用熔丝连接技术来实现在存储器中保持电阻设置的功能，功能框图如图所示

![在这里插入图片描述][be90eb321bab4606b36831f9b5ef8d42.png_pic_center]  
`图片来源于《ADC和DAC的基本架构》`

AD5172/AD5173 通过一种 2 线`I2C 兼容数字控制来编程`，它们允许在永久性设置电阻值之前进行无限次调整，因支持可编程预设并且具有出色的温度稳定性和小尺寸等优势， 因而`非常适合其他通用数字电位计应用`

AD5170 是一款`可二次编程的 8 位数字电位计`，功能框图如图所示：

![在这里插入图片描述][77ac75a3731146bc99d30735cee58367.png_pic_center]  
`图片来源于《ADC和DAC的基本架构》`

### 1.8.4 精度达1%的数字电位计 ###

AD5291/AD5292 均为单通道、256/1024 位数字电位计，端到端电阻容差误差小于 1%， 并具`有 20 次可编程存储器`，同时支持±10.5V 至±15V 双电源和+21V 至+30V 单电源。游标设置可通过 SPI 数字接口控制。`将电阻值编程写入 20 次可编程存储器之前，可进行无限次调整`

### 1.8.5 数字电位计的交流考虑因素 ###

数字电位计可用于交流应用中，但需要`考虑内部电容产生的带宽限制问题`。如图所示为一种数字电位计的交流模型，其中，电容分别表示为 CA、CB和 CW

![在这里插入图片描述][588aebb393504816824dbb2f618b40e3.png_pic_center]  
`图片来源于《ADC和DAC的基本架构》`

`数字电位计的带宽取决于配置，受可变电阻影响，它同时具有动态性`

### 1.8.6 应用范例 ###

像运算放大器一样，数字电位计是许多电路的构件模块。由于数字电位计采用数字控制模式，因而除了基本的调整或校准应用之外，还可用在主动控制应用之中。如图所示，`数字电位计的两种电路应用`：

![在这里插入图片描述][eda017a85a60405186086f540c4c0a71.png_pic_center]  
`图片来源于《ADC和DAC的基本架构》`

图中A所示数字电位计用在可编程电源之中，如图B所示，其中利用一次可编程数字电位计来校准射频功率放大器的直流偏置点，而校准则用工厂软件进行编程，无需使用任何外部控制器。类似地，电子设备制造商在电源中使用数字电位计，在可靠性测试中，调整电源电压使其覆盖所有电源电压条件

### 1.8.7 总结 ###

与机械电位计和微调筒相比，数字电位计具有许多显著优势，因而在现代系统中得到了广泛应用

*  **通用应用：** 传感器校准、系统增益和失调调整、可编程增益放大器、可编程滤波器、可编程给定值设定、传统数模转换器、电压电流转换器、线路阻抗匹配
 *  **计算机和网络设备 ：** 可编程电源、电源微调、电池充电器给定值设定、温度控制给定值设定
 *  **液晶显示器：** 背光、对比度和亮度调整；液晶面板共模电压调整；可编程伽玛校正；液晶投影仪基准电压发生器
 *  **消费电子应用：** PDA 背光调整、电子音量控制
 *  **射频通信：** 射频功率放大器偏置、DDS/PLL 幅度调整、VCXO 频率调谐、变容二极管偏置、对数放大器斜率和截距调整、正交解调器增益和相位调整、RFID 读卡器校准
 *  **汽车电子：** 发动机控制装置给定值设定、传感器校准、执行器控制、仪器仪表控制、导航/娱乐显示调整
 *  **工业和仪器仪表：** 系统校准、浮动基准电压源 DAC、可编程 4 至 20mA 电流发射器
 *  **光学通信：** 激光偏置电流调整、激光调制电流调整、光接收器信号调理、光衰减器、波长控制器

**`致谢ADI智库出品《ADC和DAC的基本架构》`**

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**希望本文对大家有帮助，上文若有不妥之处，欢迎指正**

**分享决定高度，学习拉开差距**

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