模拟电子时钟设计

- 日理万妓 2023-06-13 04:35 28阅读 0赞

题目: 数字电子时钟设计.

所需硬件: 信号发生器1台、导线若干、D触发器18个(4+3+4+3+4)、16进制四引脚直接显示数码管6个、74151芯片4个、逻辑门若干、5V电源、10KΩ电阻若干、开关若干.

技术准备: 设计完好的同步十进制加法计数电路(参考博客之前的解析)、设计完好的同步六进制加法计数电路(最晚明天将设计思路发布到博客中)、设计完好的同步十二进制加法计数电路(最晚明天将设计思路发布到博客中)、设计完好的十二进制数码管译码电路(本博文结尾处展示).

设计思路:

六十进制=六进制×十进制: 同步十进制加法计数电路作为六十进制两个数字的低位, 同步六进制加法计数电路作为六十进制两个数字的高位, 同步十进制加法计数电路的输出Y连接到同步六进制加法计数电路3个D触发器的CLK端.

在完成第一个六十进制计数器的设计后, 如法炮制上述思路, 再制造一个一模一样的六十进制计数电路. 之后将刚才同步六进制加法计数电路的输出Y连接到该六十进制计数器中的同步十进制加法计数电路4个D触发器的CLK端, 再将该六十进制计数电路中同步十进制加法计数电路的输出Y连接到该六十进制计数电路中同步六进制加法计数电路3个D触发器的CLK端.

完成上述工作后, 电子时钟的分和秒已经构架完毕, 接下来解决小时的显示即可. 看似"十二进制显示"不是件难事, 可要转换成我们认可的数字逻辑思维是有一定难度的: 若简单的用同步六进制加法计数电路和同步四进制加法计数电路级联构成十二进制计数电路, 这样做思想没错, 结果也没错, 就是不能按照我们认可的逻辑方式进行显示. 应该直接设计同步十二进制加法计数电路, 然后再设计一译码电路, 将12、1、2、3、4、5、6、7、8、9、10、11共十二个数字显示出来.

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电路关联方法:

0\#同步十进制加法计数器的输出Y——>0\#同步六进制加法计数器3个触发器的CLK,

0\#同步六进制加法计数器的输出Y——>1\#同步十进制加法计数器4个D触发器的CLK,

1\#同步十进制加法计数器的输出Y——>1\#同步六进制加法计数器3个D触发器的CLK,

1\#同步六进制加法计数器的输出Y——>同步十二进制加法计数器4个D触发器的CLK.

遗留问题:

在用multisim7仿真运行时, 发现在数码管数字跳转的时刻显示不稳, 这可能是由于"竞争与冒险"导致的. 日后我会补充这一部分的知识, 对该模型继续改进.

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(电路源文件在"我的资源"中, 欢迎大家下载访问)

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