FPGA实践教程（三）系统搭建与烧录

清疚 2022-05-21 02:43 1157阅读 0赞

本文档系列是我在实践将神经网络实现到Xilinx 的zynq的FPGA上遇到的问题和解决方法。

**背景：**我们用vivado HLS对相关软件生成了相应的IP core，现在我们需要将IPcore集成为系统模式，集成为系统才能烧录到FPGA上。

**目的：**用vivado软件搭建相应的系统，生成比特流并烧录入FPGA

可以参考文档UG871中Chapter9.10.11中的部分。

参考与相关内容：

[实践教程（一）用HLS生成IPcore][HLS_IPcore]

[实践教程（二）连接片上ARM][ARM]

[实践教程（三）系统搭建与烧录][Link 1]

[实践教程（四）片上ARM运行程序][ARM 1]

[实践教程（五）PS用MIG调用DDR][PS_MIG_DDR]

**目录**

1.用vivado打开工程

2.搭建系统

2.1添加IP

2.2连接相应的IP

2.3 生成比特流

3.比特流烧录入FPGA

4.启动arm运行程序并验证

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# **1.用vivado打开工程** #

1.1解压文件夹（是否每次都要打开新的工程，才能保证烧写成功？）

![70][]

解压后的工程包含的processing system正是我们的FPGA对应的，所以必须用此文件夹

1.2打开vivado，打开解压后的文件夹的位置，并打开工程

![70 1][]

由于版本问题会缺失一些文件，此问题不大，会出现一些提示信息，这些提示信息都是正常的，我们把相应的IP更新，更新为当前版本的IP。

是否out-of-context，我们选择per IP

# **2.搭建系统** #

## **2.1添加IP** ##

vivado可能在添加IP时候闪退，所以我们要保持良好的习惯，一是时时crtl+s，二是加完IP再改管脚。

2.1.1导入IP库，我们创建的IPcore就在这个库里面（注意点进去solution2这个文件夹添加，下面这种可能添加不进去）

![70 2][]

2.1.2在block design中加入IP

需要加入三个，一个是axi direct memory access，一个是我们的IPcore cnn

![70 3][]

2.1.3 修改system IP管脚

首先system里面AXI通信用的这两个，GPmaster和HP slave，master与slave分别是主与从，master与

![70 4][]

然后是clock configuration中的fabric clock，几乎所有的输出用的都是这个clk，100MHz

![70 5][]

2.1.4修改DMA的管脚

取消勾选scatter gather engine，这个没有用并且能减少很多管脚。

![70 6][]

最大并行两个都改成256，上面BufferLength改为23，这样能够更快的实现数据的传输。

![70 7][]

## **2.2连接相应的IP** ##

![70 8][]

bug容易出现在这一步，所以这一步一定要小心，在之前工程的基础上最好把相应的连线都去掉，然后重新连接。

2.2.1 点击run connection automation

2.2.2 连好后cnn的出连DMA入，DMA入连cnn出，用的axis通信

*  DMA的内存方式为MM：memory map, IPcore的内存方式为S：stream，所以S2MM与MM2S一定要搞清楚。
 *  [FPGA的DMA与AXI总线][FPGA_DMA_AXI]
 *  虽然接口的综合被自动进行，但是我们还是需要了解下，PS的GP输出数据流给AXI Interconnect，这个AXI Interconnect的出连接DMA的AXI Lite入
 *  DMA的M\_S2MM与MM2S都连在AXI Interconnect进而接入PS的HP
 *  我们看到cnn与DMA相连，DMA的入与出都与PS之间接了AXI Interconnect

2.2.3 cnn的clk和rst连到对应的位置

*  ProcessorSystemReset的ext\_reset\_in连系统rst的出,
 *  ProcessorSystemReset的出有两个，一个interConnectRst一个peripheralRst，分别表示内部连接与外设的复位
 *  cnn算外设，连在peripheralRst，DMA，两个AXI interconnect都与peripheralRst相连
 *  interConnect的两个reset只连在两个interconnect的IPcore上

2.2.4 给ap\_start加入constant，值为1保证工作

## **2.3 生成比特流** ##

2.3.1 validate不报错和警告，然后regenerate layout

![70 9][]

2.4 create HDL wrapper，点击生成比特流，这个过程大概耗费20分钟

![70 10][]

# **3.比特流烧录入FPGA** #

**3.1**在工程目录里面找到刚刚生成的.bit文件，然后拷贝到SD卡里面，命名为7z020.bit，把SD卡插入FPGA，然后FPGA一旦启动就会自动根据相应的.bit文件进行烧写。

**3.2可以不看。另一种方法是用SDK软件，这种方法暂时不用（Export the hardware to SDK)**

**参见[实践教程（五）PS用MIG调用DDR 中的目录五SDK][PS_MIG_DDR]**

5.1 file-export-export hardware,需要包括相应的比特流

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5.2 打开SDK，我的电脑用vivado直接打开SDK总是死机，所以我们直接打开SDK，目录改到之前vivado的目录下面，创建新的applicaiton project  （这里非常需要注意，workspace、BSP、application project是很不同的）

[FPGA基础知识（九）SDK相关知识][FPGA_SDK]

![watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3dlaXhpbl8zNjQ3NDgwOQ_size_16_color_FFFFFF_t_70][]

![70 12][]

这里注意点击new，添加之前的wrapper进入，wrapper在vivado生成的文件夹的xxx.sdk之中。

6.1 编译工程

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6.2 连接FPGA，注意要用JTAG线来连，并且也要连USB。

6.3 烧写比特流进入FPGA（FPGA每断电一次，就要重新烧写一次）或者在右键HW创建。

![70 14][]

![70 15][]

6.4 运行及结果

![70 16][]

当比特流生成之后，硬件设计就完成了，我们我们就可以在processor上运行相应的code了。这部分工作会在Xilinx SDK（Software Developer Kit）上运行。所以我们先要从vivado上将相应的项目export到SDK上。（SDK有点liscence问题打不开，并且直接通过SD卡可能更加简单一些，所以我们用SD卡来进行相应的比特流操作）

# **4.启动arm运行程序并验证** #

先启动FPGA并连接片上ARM，运行相应的arm程序进行验证，这部分工作见：

[FPGA实践教程（四）片上ARM运行程序][FPGA_ARM]

相应linux指令：

cd  /mnt/mmblk1p1

./dmabench  16200  9600

![70 17][]

表明运行成功。

[实践教程（一）用HLS生成IPcore][HLS_IPcore]

[实践教程（二）连接片上ARM][ARM]

[实践教程（三）系统搭建与烧录][Link 1]

[实践教程（四）片上ARM运行程序][ARM 1]

[实践教程（五）PS用MIG调用DDR][PS_MIG_DDR]

[HLS_IPcore]: https://blog.csdn.net/weixin_36474809/article/details/80597166
[ARM]: https://blog.csdn.net/weixin_36474809/article/details/80691642
[Link 1]: https://blog.csdn.net/weixin_36474809/article/details/80840448
[ARM 1]: https://blog.csdn.net/weixin_36474809/article/details/80743037
[PS_MIG_DDR]: https://blog.csdn.net/weixin_36474809/article/details/80997945
[70]: /images/20220521/32f01e333a44431ba78bcf06b616aec4.png
[70 1]: /images/20220521/26fc32aad9aa48bd9fbe4ad32614d56e.png
[70 2]: /images/20220521/507fb9a78c0f45e4b5d935db11d2f27f.png
[70 3]: /images/20220521/be0d2eddf98b4232bf7f7c42a92a5bfb.png
[70 4]: /images/20220521/7eda382563a8412db57118e4eef6d617.png
[70 5]: /images/20220521/166cbbaf58494197b162df3606640b86.png
[70 6]: /images/20220521/3cf879fd44be4abda0b2f3eb5b836387.png
[70 7]: /images/20220521/4f40d07c9e2c46a596e4b46d47448fc3.png
[70 8]: /images/20220521/2415121344f3427b808677235b7013eb.png
[FPGA_DMA_AXI]: https://blog.csdn.net/weixin_36474809/article/details/81009769
[70 9]: /images/20220521/8e1d8a001c4c446c82f8348445b848c2.png
[70 10]: /images/20220521/fcd85c372c314e36a342820f0b37326b.png
[70 11]: /images/20220521/8f5ad82109254d76808bedbf20061fba.png
[FPGA_SDK]: https://blog.csdn.net/weixin_36474809/article/details/81180514
[watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3dlaXhpbl8zNjQ3NDgwOQ_size_16_color_FFFFFF_t_70]: /images/20220521/c2e65b6976234608b0f7090f6c644f73.png
[70 12]: /images/20220521/492d97293de34daea77df99b10071077.png
[70 13]: /images/20220521/f1f486655067437485ee82501806ebe4.png
[70 14]: /images/20220521/cabc5911125b466993761667c8eb72dc.png
[70 15]: /images/20220521/474e4c70d8ee42f0b99bafaf88232e25.png
[70 16]: /images/20220521/664f38cda8754f498ae58a428d4cbb24.png
[FPGA_ARM]: https://mp.csdn.net/postedit/80743037
[70 17]: /images/20220521/f06559a0f0464c2b8a62902d8a830aac.png