ARM 之六 Cortex-M 内核中断/异常系统、中断优先级/嵌套详解

墨蓝 2022-04-04 09:18 437阅读 0赞

# 问题 #

最近在使用STM32F3芯片的时候，遇到这样一个问题：***如果外部中断来的频率足够快，上一个中断没有处理完成，新来的中断如何处理？*** 在调试时，发现有中断有 挂起、激活、失能等状态，考虑这些状态都是干啥用的呢！他们是Cortex-M核所共有的，因此这里不针对与具体用的STM32 MCU，直接上升到 Cortex-M内核来了解一下！

# 简介 #

中断（也称为“异常”）是微控制器一个很常见的特性。中断一般是由硬件（例如外设、外部引脚）产生，当中断产生以后 CPU 就会中断当前的程序执行流程转而去处理中断服务中指定的操作。  
  所有的Cortex-M 内核都会系统一个用于中断处理的组件：**NVIC（Nested Vectored Interrupt Controller，嵌套向量中断控制器）**。它处理处理中断，还处理其他需要服务的事件（例如 SVC 指令），通常称为“异常”。  ***按照 ARM 的说法，中断也是一种异常***。  
![异常][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L1pDU2hvdUNTRE4_size_16_color_FFFFFF_t_70]  
Cortex-M3和 Cotex-M4 的 NVIC 最多支持 240 个 IRQ(中断请求)、1 个不可屏蔽中断(NMI)、1 个 Systick(滴答定时器)定时器中断和多个系统异常。而 Cortex-M0 最多支持32个IRQ、1 个不可屏蔽中断(NMI)、1 个 Systick(滴答定时器)定时器中断和多个系统异常。

*  **IRQ：** 多数由定时器、IO端口、通信接口等外设产生
 *  **NMI：** 通常由看门狗定时器或者掉电检测器等外设产生
 *  **其他：** 主要来自系统内核

> 注意，本文所说的 Cortex-M 主要指定是 Cotex-M3和 Cotex-M4。  
> ![Cortex-M][]  
> Cortex-M0、Cortex-M0+、Cortex-M1 基于 ARMv6-M。与Cotex-M3和 Cotex-M4相比，他们的指令集较小。而且，Cortex-M1 是专门为FPGA应用设计的，没有独立MCU。

# 异常类型 #

Cortex-M 处理器的异常中，***编号 1~15 的为系统异常，16及以上的则为中断输入***。所有终端机部分系统异常都具有可编程的优先级。部分系统异常具有固定优先级。ARM给出了以下一张表：

<table> 
 <thead> 
  <tr> 
   <th>类型</th> 
   <th>位置</th> 
   <th>优先级</th> 
   <th>描述</th> 
  </tr> 
 </thead> 
 <tbody> 
  <tr> 
   <td>－</td> 
   <td>0</td> 
   <td>－</td> 
   <td>在复位时栈顶从向量表的第一个入口加载</td> 
  </tr> 
  <tr> 
   <td>Reset 复位</td> 
   <td>1</td> 
   <td>－3（最高）</td> 
   <td>在上电和热复位（warm reset）时调用，在第一条指令上优先级降到最低（线程模式），异步的</td> 
  </tr> 
  <tr> 
   <td>Non-maskable Interrupt 不可屏蔽中断（NMI）</td> 
   <td>2</td> 
   <td>－2</td> 
   <td>不能被除复位之外的任何异常停止或占先。异步的。</td> 
  </tr> 
  <tr> 
   <td>Hard Fault 硬故障</td> 
   <td>3</td> 
   <td>－1</td> 
   <td>由于优先级的原因或可配置的故障处理被禁止而导致不能将故障激活时的所有类型故障，同步的</td> 
  </tr> 
  <tr> 
   <td>Memory Management 存储器管理</td> 
   <td>4</td> 
   <td>可配置</td> 
   <td>MPU 不匹配，包括违反访问规范以及不匹配，是同步的，即使MPU 被禁止或不存在，也可以用它来支持默认的存储器映射的XN 区域</td> 
  </tr> 
  <tr> 
   <td>Bus Fault 总线故障</td> 
   <td>5</td> 
   <td>可配置</td> 
   <td>预取指故障，存储器故障，以及其它相关的地址/存储故障，精确时是同步，不精确时时异步</td> 
  </tr> 
  <tr> 
   <td>Usage Fault 使用故障</td> 
   <td>6</td> 
   <td>可配置</td> 
   <td>使用故障，例如，执行未定义的指令或尝试不合法的状态转换，是同步的</td> 
  </tr> 
  <tr> 
   <td>－</td> 
   <td>7～10</td> 
   <td>－</td> 
   <td>保留</td> 
  </tr> 
  <tr> 
   <td>SVCall 系统服务调用</td> 
   <td>11</td> 
   <td>可配置</td> 
   <td>利用SVC 指令调用系统服务，是同步的</td> 
  </tr> 
  <tr> 
   <td>Debug Monitor 调试监控</td> 
   <td>12</td> 
   <td>可配置</td> 
   <td>调试监控，在处理器没有停止时出现，是同步的，但只有在使能时是有效的，如果它的优先级比当前有效的异常的优先级低，则不能被激活</td> 
  </tr> 
  <tr> 
   <td>－</td> 
   <td>13</td> 
   <td>－</td> 
   <td>保留</td> 
  </tr> 
  <tr> 
   <td>PendSV 可挂起的系统服务请求</td> 
   <td>14</td> 
   <td>可配置</td> 
   <td>可挂起的系统服务请求，是异步的，只能由软件来实现挂起</td> 
  </tr> 
  <tr> 
   <td>SysTick 系统节拍定时器</td> 
   <td>15</td> 
   <td>可配置</td> 
   <td>系统节拍定时器（System tick timer）已启动，是异步的</td> 
  </tr> 
  <tr> 
   <td>External Interrupt 外部中断</td> 
   <td>16 及以上</td> 
   <td>可配置</td> 
   <td>在内核的外部产生（外部设备），INTISR[239:0]，通过NVIC（设置优先级）输入，都是异步的</td> 
  </tr> 
 </tbody> 
</table>

针对 Cortex-M 系列的内核，ARM 提供了一套叫做 CMSIS 的东西。目前，所有的MCU均使用CMSIS 作为编程基础。在 CMSIS-Core 中，中断标识有中断枚举实现，从数值 0 开始（代表中断\#0）。其中，系统异常的编号为负数。具体如下：  
![CMSIS-Core][]  
CMSIS-Core之所以使用另外一种编号系统，是因为这样可以稍微提高部分API的效率。中断的编号和枚举定义是同设备相关的，他们位于微控制器供应商提供的头文件中，在一个名为IRQn的typedef段中。

# 中断处理（异常处理） #

当某种内部或外部事件发生时，MCU 的中断系统将迫使 CPU 暂停正在执行的程序，转而去进行中断事件的处理，中断处理完毕后，又返回被中断的程序处，继续执行下去。  
  主程序正在执行，当遇到中断请求（Interrupt Request）时，暂停主程序的执行转而去执行中断服务例程（Interrupt Service Routine，ISR），称为响应，中断服务例程执行完毕后返回到主程序断点处并继续执行主程序。多个中断是可以进行嵌套的。正在执行的较低优先级中断可以被较高优先级的中断所打断，在执行完高级中断后返回到低级中断里继续执行。  
![中断执行][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L1pDU2hvdUNTRE4_size_16_color_FFFFFF_t_70 1]

# 中断管理 #

管理中断所使用的大部分寄存器都位于NVIC（Nested Vectored Interrupt Controller，嵌套向量中断控制器）和SCB（System Control Block，系统控制块）中。实际上，SCB是作为NVIC的一部分来实现的，不过在CMSIS-Core中，将其定义在了独立的结构体中。除此之外，处理器内核中还有用于中断屏蔽寄存器：PRIMASK、FAULTMASK、BASEPRI。  
NVIC和SCB位于系统控制空间，地址从0xE000E00开始，大小4KB。SCB中还有SysTick定时器，存储器保护单元等。

# 优先级 #

这部分暂且不说！

# 中断输入和挂起 #

在Cortex-M内核中，每个中断都具有多个属性：

*  每个中断都可以被禁止（默认）或者使能
 *  每个中断都可以别挂起或者解除挂起
 *  每个中断都可以处于活跃或者非活跃

这些状态属性具有多种可能的组合。例如，在处理中断时，可以将其禁止，若在中断提出掐产生了同一个中断的新请求，由于该活跃中断被禁止了，那就会处于挂起状态。  
  NVIC在设计上既支持产生 **脉冲中断请求** 的外设，也支持产生 **高电平中断请求** 的外设。无需配置任何一个 NVIC 寄存器以选择其中一种中断类型。*对于脉冲中断请求，脉冲宽度至少要为一个时钟周期；而对于电平触发的请求，在ISR中的操作清湖请求之前，请求服务的外设要一直保持电平信号（如写入寄存器以清除中断请求）* 。***尽管外部中断请求在 I/O 引脚上的电平可能是低电平有效，但是 NVIC 收到的额请求信号为高有效！***  
  中断的挂起状态被存储在 NVIC 的可编程寄存器中，当 NVIC 的中断输入被确认后，它就会引发该中断的挂状态。即便中断请求被取消，挂起状态仍会为高。这样，NVIC 就可以处理脉冲中断请求了。  
  挂起状态的意思是，中断被置于一种等待处理器处理的状态。有些情况下，处理器在中断挂起时就会进行处理。不过，若处理器已经在处理另外一个更高或同优先级的中断，或者中断被某个中断屏蔽寄存器给屏蔽掉了，那么在其他的中观处理结束前或者中断屏蔽被清除前，挂起请求会一直保持。  
  当中断开始处理中断请求时，中断的请求信号会被自动清除。当中断正在被处理时，它就会处于活跃状态。  
![挂起][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L1pDU2hvdUNTRE4_size_16_color_FFFFFF_t_70 2]  
***当中断处于活跃状态时，处理器无法再中断完成和异常返回前再次处理同一个中断请求。***  
  中断的挂起状态位于中断挂起状态寄存器中，软件可以方位这些寄存器。因此，可以手动清除或者设置中断的挂起状态。若中断请求产生时处理器正在处理另一个具有更高优先级的中断，而在处理器对该中断请求做出响应之前，挂起状态被清除掉了，则该中断会被取消且不会再得到处理。  
![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L1pDU2hvdUNTRE4_size_16_color_FFFFFF_t_70 3]  
若持续保持某个中断请求，那么及时软件尝试清除该挂起状态，挂起状态还是会再次被置位的。  
![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L1pDU2hvdUNTRE4_size_16_color_FFFFFF_t_70 4]  
若中断已经得到了处理，中断源仍然在继续保持中断请求，那么这个中断就会再一次进入挂起状态且再次得到处理  
![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L1pDU2hvdUNTRE4_size_16_color_FFFFFF_t_70 5]  
对于脉冲中断请求，若在处理器开始处理前，中断请求信号产生了多次，他们会被当做一次中断请求处理  
![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L1pDU2hvdUNTRE4_size_16_color_FFFFFF_t_70 6]  
***中断挂起状态可以在其正在被处理时再次置位***。之前的中断请求正在被处理时产生了新的请求，这样机会引发新的挂起状态。处理器在前一个ISR结束后需要再次处理这个中断。  
![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L1pDU2hvdUNTRE4_size_16_color_FFFFFF_t_70 7]  
***即使中断被禁止了，他的挂起状态仍然可置位。*** 这种情况下，若中断稍后被使能了，它仍然可以被触发并被得到处理。这种情况可能不是我们需要的，因此需要在使能NVIC中断前手动清除挂起状态。

# 参考 #

1.  The Definitive Guide to ARM Cortex-M3 and Cortex-M4 Processors, 3rd Edition
2.  The Deﬁnitive Guide to the Cortex-M0

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[Cortex-M]: /images/20220404/fb824350c5684fb2ae5ac4e7e489feb3.png
[CMSIS-Core]: /images/20220404/61097df99e5047d88e341ab533871093.png
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