FPGA上升沿检测的疑问

ゝ一世哀愁。 2021-12-22 04:05 216阅读 0赞

always @ (posedge clk_a or negedge rst_n)
        begin
            if (rst_n == 1'b0) 
                begin
                   pules_a_r1 <= 1'b0;
                   pules_a_r2 <= 1'b0;
                   pules_a_r3 <= 1'b0;
                end
            else 
                begin                                   //打3拍
                   pules_a_r1 <= pulse_b;
                   pules_a_r2 <= pules_a_r1;
                   pules_a_r3 <= pules_a_r2;
                end
        end
    
    assign pulse_a_pos  = (~pules_a_r3) & pules_a_r2;   //上升沿检测

assign pulse_a_neg  = pules_a_r3 & (~pules_a_r2);   //下降沿检测
    assign pulse_a      = pules_a_r2;

在pulse\_b,pules\_a\_r1,pules\_a\_r2,pules\_a\_r3这几个信号中，pulse\_b是最新的状态，而pules\_a\_r1,pules\_a\_r2,pules\_a\_r3以此存取的是pulse\_b的上个状态，上上个状态，上上上个状态。

所以检测上升沿pules\_a\_r2 & (~pules\_a\_r3);中， pules\_a\_r3是pules\_a\_r3的上一个状态，上一个状态是0，此时的状态是1，所以0到1，为上升沿检测！

always @ (posedge clk\_a ornegedge rst\_n) beginif (rst\_n == 1'b0) begin pules\_a\_r1 <= 1'b0; pules\_a\_r2 <= 1'b0; pules\_a\_r3 <= 1'b0; endelsebegin//打3拍 pules\_a\_r1 <= pulse\_b; pules\_a\_r2 <= pules\_a\_r1; pules\_a\_r3 <= pules\_a\_r2; endendassign pulse\_a\_pos = pules\_a\_r2 & (~pules\_a\_r3); //上升沿检测assign pulse\_a\_neg = pules\_a\_r3 & (~pules\_a\_r2); //下降沿检测assign pulse\_a = pules\_a\_r2;

转载于:https://www.cnblogs.com/shanchuang-119/p/10983630.html

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